使用写入DLL电路系统对存储器装置进行写入调平的制作方法

使用写入dll电路系统对存储器装置进行写入调平
技术领域
1.本公开的实施例大体上涉及半导体装置的领域。更具体来说，本公开的实施例涉及运用使用存储器装置中的写入延迟锁定回路(dll)电路系统的内部写入调平来确定何时发射内部写入信号。


背景技术：

2.半导体装置(例如，存储器装置)利用定时与数据信号、数据选通和/或其它信号的相移来执行操作。数据选通用于捕获数据。为了确保数据选通被恰当地定时以将数据信号捕获到存储器装置中，可使用写入调平来调整数据选通的定时以确保恰当地捕获数据信号。双数据速率类型5(ddr5)动态随机存取存储器(dram)装置中的写入调平可利用内部及外部写入调平。内部写入调平可包含两个阶段，即粗略写入调平和精细写入调平，以实现高准确度。然而，这些阶段中的每一个都可能需要时间来完成。此外，利用这些多阶段写入调平技术的过程可利用可能易受写入调平错误影响的过程，所述写入调平错误可能是粗略写入调平过程中固有的，和/或是至少部分由于半导体装置中的电源总线噪声或温度漂移而导致的。
3.本公开的实施例可针对于上文所阐述的问题中的一或多个。


技术实现要素：

4.在一个方面中，本技术提供一种存储器装置，其包括：命令接口，其经配置以从主机装置接收写入命令；输入-输出接口，其经配置以从所述主机装置接收数据选通和时钟；以及内部写入电路系统，其经配置以至少部分地基于所述写入命令而发射内部写入信号，其中所述内部写入电路系统包括：模拟回路，其经配置以模拟从所述时钟产生的写入时钟的时钟路径中的电路系统，其中所述模拟回路经配置以从所述写入时钟产生反馈时钟；写入延迟锁定回路，其经配置以：接收所述写入时钟和所述反馈时钟以确定用于使所述反馈时钟传播通过所述模拟回路的周期数目；将所述周期数目传输到所述主机装置以用作内部写入调平过程中的周期调整；并且使用所述周期调整来完成对所述主机装置的所述内部写入调平过程。
5.在另一方面中，本技术提供一种方法，其包括：输出时钟；输出数据选通信号；作为外部写入调平操作，在存储器装置的引脚处使所述时钟和所述数据选通信号同步；从所述存储器装置的写入延迟锁定回路电路系统接收指示内部延迟的周期数目的写入回路延迟；作为粗略调整，基于内部延迟的所述周期数目而设置所述数据选通信号的周期调整；以及作为微调，对所述数据选通信号进行少于一个周期的调整。
6.在又一方面中，本技术提供一种方法，其包括：在存储器装置处并且从主机装置接收数据选通和时钟；在写入延迟锁定回路电路系统中计算回路延迟作为所述时钟传播通过延迟回路的周期数目，所述延迟回路模拟所述时钟的时钟路径；将所述回路延迟传输到所述主机装置；在所述存储器装置处且从所述主机装置接收第一写入命令；尝试在所述存储
器装置中捕获所述第一写入命令；将所述第一写入命令被成功捕获的指示从所述存储器装置发送到所述主机装置；在所述存储器装置处且从所述主机装置接收所述主机装置对所述数据选通进行的第一移位；至少部分地基于所传输的回路延迟而接收对所述数据选通的调整；在所述存储器装置处且从所述主机装置接收第二写入命令；尝试在所述存储器装置中捕获所述第二写入命令；将所述第二写入命令的所述捕获已失败的指示从所述存储器装置发送到所述主机装置；以及响应于发送所述第二写入命令的捕获已失败的所述指示，接收所述主机装置在与所述第一移位相反的方向上对所述数据选通进行的第二移位。
附图说明
7.图1是根据本公开的实施例的说明具有写入调平(wl)电路系统的存储器装置的某些特征的简化框图；
8.图2是根据实施例的可由控制器执行以对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
9.图3是根据实施例的可由存储器装置执行以训练图1的存储器装置的写入调平过程的流程图；
10.图4是根据实施例的图1的具有写入延迟锁定回路(wrdll)的wl电路系统的框图；
11.图5是根据实施例的可由控制器执行以使用图4的wrdll对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
12.图6是根据实施例的可由存储器装置执行以使用图4的wrdll对图1的存储器装置进行写入调平训练的写入调平过程的流程图；
13.图7是根据实施例的可由控制器执行以使用图4的wrdll对图1的存储器装置进行写入调平训练而省略粗略写入调平训练的写入调平过程的流程图；并且
14.图8是根据实施例的可由存储器装置执行以使用图4的wrdll对图1的存储器装置进行写入调平训练而省略粗略写入调平训练的写入调平过程的流程图。
具体实施方式
15.下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，未在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发中，如同在任何工程或设计项目中，必须制定许多实施方案特定的决策以实现研发者的特定目标，例如与系统相关和企业相关约束条件的一致性，这可以在实施方案之间变化。此外，应了解，这种开发工作可能是复杂且耗时的，但对于获益于本公开的所属领域的普通技术人员来说将是设计、构造和制造的例行工作。
16.如前文所述，为了确保数据选通(dqs)被恰当地定时以捕获数据信号(dq)，可使用写入调平来调整dqs与内部写入信号(iws)之间的关系。在一些实施例中，可在存储器装置加电时、在时钟变化期间和/或由于系统级决策(例如，当计时发生太多变化且计时被复位时)采用写入调平。写入调平可分类为外部写入调平和/或内部写入调平。写入调平包含将信号发送回主机装置，从而告知主机装置是否能够使用dqs来捕获dq信号。如果dqs未实现dq信号的恰当捕获，那么主机装置可使dqs移位，直到dqs能够捕获dq信号为止。
17.写入调平利用写入调平(wl)电路系统在从主机装置接收到写入之后发射iws，并
且可使用来自主机装置的指令来执行。wl电路系统可包含写入延迟锁定回路(wrdll)，所述wrdll可用于减少可在传统的基于计数器的写入调平训练方法中使用的至少一些阶段(例如，粗略内部写入调平)的持续时间，和/或消除这些阶段。写入调平可包含外部写入调平，所述外部写入调平用于在存储器装置的引脚处对准数据选通(dqs)和来自主机装置(例如，处理器)的外部时钟(xclk)。由于基于计数器的内部粗略写入调平的性质，在执行微调调整之前，内部写入调平可能在dqs与xclk之间具有加减半个时钟周期(0.5tck)的最大偏移。为了去除此过程延迟错误，可利用wrdll在写入调平操作的精细调整阶段之前去除固有的训练错误。
18.此外，由于dqs和内部写入路径具有两个不同的域，因此来自每一路径的传播延迟可能不同。每条路径的电压/温度敏感性也可能不同。为了解决这些问题，可使用wl电路系统通过使wrdll与外部时钟相位同步来减轻dqs偏移，所述外部时钟相位也经过训练以在外部写入调平期间与外部dqs对准。通过经由模拟外部dqs路径传输wrdll的输出，内部写入信号(iws)可跟踪外部dqs电压和温度变化，这在其它写入调平实施方案的两种不同的电源总线条件和物理位置的情况下是不可能的。换句话说，基于wrdll的wl电路系统可通过从先前的写入调平实施方案中去除固有的dqs偏移来减少训练错误，同时还降低写入调平错误对电压和温度漂移的敏感性。此外，通过使用wrdll来去除粗略写入调平阶段，wl电路系统可用于维持用于协商主机装置与存储器装置之间的定时的握手裕度。
19.现在转向图式，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是ddr5 sdram装置。与先前各代ddr sdram相比，ddr5 sdram的各种特征降低了功耗、增加了带宽并且增大了存储容量。
20.存储器装置10可包含数个存储器存储体12。举例来说，存储器存储体12可以是ddr5 sdram存储器存储体。存储器存储体12可设置在布置于双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。每一dimm可包含数个sdram存储器芯片(例如，x8或x16存储器芯片)，如将了解。每一sdram存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器存储体12可进一步被布置成形成存储体组。举例来说，对于8千兆字节(gb)ddr5 sdram，存储器芯片可包含16个存储器存储体12，所述存储器存储体布置成8个存储体组，每一存储体组包含2个存储器存储体。举例来说，对于16gb ddr5 sdram，存储器芯片可包含32个存储器存储体12，所述存储器存储体布置成8个存储体组，每一存储体组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。
21.存储器装置10可包含命令接口14和输入/输出(i/o)接口16。命令接口14经配置以从外部装置提供数个信号(例如，信号15)，所述外部装置例如可体现为处理器和/或其它主机装置的控制器17。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。
22.如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，例如以确保对信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信
号(clk_t)及互补或反转(bar)时钟信号(clk_c)。ddr的正时钟边沿指代上升真时钟信号clk_t与下降反转时钟信号clk_c交叉的点，而负时钟边沿指示下降真时钟信号clk_t的转变和反转时钟信号clk_c的上升。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)，且在正和负时钟边沿两者上传输或接收数据。
23.时钟输入电路18接收真时钟信号(clk_t)和反转时钟信号(clk_c)且产生内部时钟信号clk。内部时钟信号clk被供应到内部时钟发生器，例如延迟锁定环路(dll)电路30。dll电路30基于接收到的内部时钟信号clk而产生相控内部时钟信号lclk。相控内部时钟信号lclk被供应到例如i/o接口16，且用作用于确定读取数据的输出定时的定时信号。
24.内部时钟信号/相位clk也可被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号clk可以被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到dll电路30，以协调相控内部时钟信号lclk的产生。相控内部时钟信号lclk可用于例如经由io接口16对数据进行计时。
25.此外，命令解码器32可对命令进行解码，所述命令例如读取命令、写入命令、模式寄存器设置命令、激活命令等，并且经由总线路径40提供对应于所述命令的对特定存储器存储体12的存取。另外或替代地，命令解码器可将内部写入信号41发送到io接口16。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，所述存储体控制块提供必要的解码(例如，行解码器和列解码器)以及其它特征，例如，定时控制和数据控制，以促进到存储器存储体12和来自存储器存储体12的命令的执行。
26.存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号(ca《13:0》)的14位总线。使用时钟信号(clk_t和clk_c)将命令/地址信号时控到命令接口14。命令接口可包含命令地址输入电路20，所述命令地址输入电路经配置以经由例如命令解码器32接收和传输命令以提供对存储器存储体12的存取。另外，命令接口14可接收片选信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca《13:0》总线上的命令。对存储器装置10内的特定存储体12的存取通过命令在ca《13:0》总线上编码。
27.另外，命令接口14可经配置以接收数个其它命令信号。举例来说，可提供裸片终端上的命令/地址(ca_odt)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间，复位命令(reset_n)可用于复位命令接口14、状态寄存器、状态机等等。命令接口14也可接收命令/地址反相(cai)信号，所述cai信号可经提供以例如取决于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号ca《13:0》的状态。还可提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于多路复用信号，使得所述信号可调换以用于实现信号到存储器装置10的某一路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(ten)信号。举例来说，ten信号可用于使存储器装置10进入测试模式以用于连接性测试。
28.命令接口14还可用于针对可检测到的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警告信号(alert_n)可在检测到循环冗余校验(crc)错误的情况下从存储器装置10传输。也可产生其它警告信号。此外，用于从存储器装置10传输警告信
号(alert_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。
29.通过经由io接口16传输和接收信号44(例如，数据和/或用于捕获数据的选通)，可利用上文所论述的命令和计时信号，将数据发送到存储器装置10且从存储器装置10发送数据。更具体来说，数据可经由数据路径46发送到存储器存储体12或从所述存储器存储体检索，所述数据路径包含多个双向数据总线。通常在一或多个双向数据总线中传输和接收通常被称作dq信号的数据io信号。对于例如ddr5 sdram存储器装置的某些存储器装置，io信号可划分成上部和下部字节。举例来说，对于x16存储器装置，io信号可划分成对应于例如数据信号的上部和下部字节的上部和下部io信号(例如，dq《15:8》和dq《7:0》)。
30.为了允许存储器装置10内的较高数据速率，例如ddr存储器装置的某些存储器装置可利用数据选通信号，通常被称作dqs。dqs由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，dqs实际上是具有预定模式的额外数据输出(dq)信号。对于写入命令，dqs用作时钟信号以捕获对应输入数据。如同时钟信号(clk_t和clk_c)，可提供dqs作为数据选通信号的差分对(dqs_t和dqs_c)，以在读取和写入期间提供差分对信令。对于例如ddr5 sdram存储器装置的某些存储器装置，dqs的差分对可划分成对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如，udqs_t/和udqs_c；ldqs_t/和ldqs_c)。
31.dqs由控制器17驱动到存储器装置10以在写入数据中进行选通。当写入操作完成时，控制器17将停止驱动dqs且允许其浮动到不确定的三态条件。为了确保dqs恰当地定时以捕获存储器装置10中的dq信号，可使用写入调平来调整dqs。在一些实施例中，可在存储器装置10加电时、在时钟变化期间和/或由于系统级决策(例如，当计时发生太多变化且计时被复位时)采用写入调平。写入调平可划分成外部写入调平和内部写入调平。外部写入调平包含存储器装置10将信号发送回控制器17，从而告知控制器17是否能够使用dqs来捕获dq信号。如果不能，那么在dqs不能够捕获dq信号的情况下，控制器17可使dqs移位。
32.利用来自控制器17的指令并基于与所述控制器的握手过程对存储器装置10执行内部写入调平。内部写入调平利用写入调平(wl)电路系统49来发射内部写入信号(iws)。例如，wl电路系统49可以使发射比存储器装置10的已编程cwl早一定数目(n)个周期(tck)发生，以确保内部dqs可捕获iws。dqs可能本质上比iws快。因此，存储器装置10可早于cwl发射iws。举例来说，如果将cwl编程为28个周期，那么名义上将在外部写入命令进入存储器装置之后28个周期发射iws。然而，在不进行调整的情况下，iws可能相对于捕获iws的内部dqs较迟。因此，iws可能比cwl tck更早发布。另外或替代地，可在wl电路系统49中延迟内部dqs以与iws对准。wl电路系统49可包含2018年6月26日提交的标题为“对存储器装置进行写入调平(write leveling a memory device)”的第10,452,319号美国专利、2018年6月21日提交的标题为“内部写入调平电路系统(internal write leveling circuitry)”的第10,418,090号美国专利或2020年2月10日提交的第16/786,661号美国专利申请中所包含的任何电路系统，所述美国专利中的每一项出于所有目的并入本文中。
33.另外，如所说明，wl电路系统49可包含写入延迟锁定回路(wrdll)电路系统50，所述wrdll电路系统可用于将从iws路径产生的写入/参考时钟与反馈时钟对准，所述反馈时
钟穿过用于模拟iws路径的至少一部分的模拟电路系统。通过对准这些信号，存储器装置10可绕过和/或加快粗略内部写入调平阶段，从而减少用于执行wl的时间。
34.返回到图1，阻抗(zq)校准信号还可经由io接口16提供到存储器装置10。zq校准信号可提供到参考引脚且用以通过跨过程、电压和温度(pvt)值的改变调整存储器装置10的上拉和下拉电阻器来调节输出驱动器和odt值。因为pvt特性可能影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调整电阻而将输入阻抗校准为已知值。如将了解，精密电阻器通常耦合在存储器装置10上的zq引脚与存储器装置10外部的gnd/vss之间。此电阻器充当用于调整内部odt和io引脚的驱动强度的参考。
35.另外，可通过io接口16将环回信号(loopback)提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(dq)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般预期用于监视在i/o接口16处由存储器装置10捕获的数据。
36.如将了解，例如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
37.图2为可由控制器17采用以对存储器装置10执行写入调平的过程51的流程图。在一些实施例中，过程51可由作为主机装置的控制器17使用指令来执行，所述指令存储在非暂时性、有形且计算机可读的存储器中且由控制器17执行以执行过程51的步骤。控制器17开始写入调平训练(框52)。举例来说，控制器17可将位写入到模式寄存器以使得存储器装置进入写入调平训练模式。为了开始写入调平，控制器17首先使dqs与时钟信号在存储器装置10的引脚处同步。为了执行此同步，控制器17将写入命令发送到存储器装置10(框53)。控制器17接着等待在存储器装置10中成功捕获写入命令的指示(框54)。成功捕获可为使用dqs对内部写入信号(iws)的取样。成功捕获可由第一值(例如，1)指示，而不成功捕获可由第二值(例如，0)指示。当存储器装置未被成功捕获时，控制器17调整dqs以使dqs与时钟在存储器装置10的引脚处对准(框55)。如果dqs被成功捕获，那么控制器17可认为外部写入调平阶段已完成且开始执行内部写入调平。
38.在已使用外部写入调平来设置dqs对clk定时之后，控制器17执行内部写入调平以确定比cwl早多少个周期触发iws和/或如何将dqs与iws对准。控制器17接着向模式寄存器设置写入内部周期调整(wica)值，作为wl电路系统49发射iws的速度或延迟dqs与iws的脉冲对准的周期数的指示(框56)。在一些实施例中，可在wica设置之前或期间将开始调整应用于dqs。可在ddr5规范中定义开始调整以使得存储器装置10和控制器17能够找到iws的脉冲的前边沿。在写入调平结束时应用的结束调整可将dqs置于iws脉冲的中间。
39.举例来说，可将wica选择为以初始周期数目(例如，-3、0、5等)开始。控制器17接着将写入命令发送到存储器装置10(框58)。控制器17接着确定写入命令是否被恰当地捕获(框60)。举例来说，控制器17可从存储器装置10接收指示dqs是否充分对准以恰当地捕获写入命令的指示。如果未恰当地捕获命令，那么控制器17调整wica(框62)且重新尝试捕获写
入命令。
40.一旦已恰当地捕获写入命令，控制器17就能找到要使用的恰当wica值，且粗略阶段内部写入调平已完成，这意味着dqs在iws的发射的时钟周期内。然而，控制器17还可执行微调以确保dqs在时钟周期内对准。作为微调的部分，控制器17可将dqs负移(框64)。举例来说，移动可为控制器17的最小步长。在dqs已移动之后，控制器17将写入命令发送到存储器装置10(框66)。控制器17接着确定捕获是否成功(框68)。举例来说，在一些实施例中，控制器17可基于来自存储器装置10的写入命令是否被恰当地捕获的指示而确定捕获是否成功。由于微调寻找失效边沿(failure edge)，因此如果命令被恰当地捕获，那么控制器17使dqs更负地移动，直到找到失效点。当未捕获写入命令时，控制器17可使dqs在正方向上移位(框70)。由于控制器17已发现失效边沿，因此控制器17可使dqs移位0.5tck，作为先前所论述的结束调整，以使dqs居中在iws脉冲中，且允许dqs变化。一旦外部写入调平、粗略内部写入调平和微调已完成，控制器17就结束写入调平(框72)。
41.图3为可由存储器装置10在控制器17的写入调平训练期间采用的过程80的流程图。存储器装置10接收写入调平的指示(框81)。举例来说，控制器17可设置模式寄存器(例如，mr2.b0或mr.b1)以指示写入调平训练模式正在开始。在写入调平训练模式期间，存储器装置10从控制器17接收dqs及clk(框82)。存储器装置10从控制器17接收写入命令(框83)。存储器装置10接着发送是否在存储器装置10的引脚处成功捕获iws的指示(框84)。如果iws未被成功捕获，那么控制器17可调整dqs且将过程80返回到框83。
42.一旦控制器17作为外部写入调平的部分使dqs与clk在存储器装置10的相应引脚处对准，就开始粗略内部写入调平。存储器装置10从控制器17接收wica(框86)。举例来说，在一些实施例中，控制器17可将值写入到存储器装置10的模式寄存器，从而设置wica(例如，多个位，例如mr13.b3:b0)。在接收到wica之后，存储器装置10从控制器17接收写入命令(框88)。作为接收写入命令的部分，存储器装置10基于wica和cwl的值而发射iws和dqs。存储器装置10接着发送是否使用dqs成功捕获iws(即，iws到达dqs的第一边沿)的指示(框90)。如果iws未被成功捕获，那么控制器17可调整wica，进而将过程80返回到框86。然而，如果iws被成功捕获，那么已识别正确周期且已完成粗略内部写入调平。因此，在粗略内部写入调平完成的情况下，写入调平的微调部分开始以识别周期内的位置。
43.作为微调的部分，存储器装置10接收dqs的负移位(框92)。在一些实施例中，可以通过使dqs和clk两者一起移动来维持dqs对clk的关系。此外，dqs的负移位可小于dqs的整个周期。举例来说，负移位可为控制器17针对dqs的最小步长。如前文所述，微调寻找dqs的失效边沿。因此，作为微调的部分，存储器装置10接收写入操作(框94)。作为接收写入操作的部分，用dqs恰当地捕获iws。存储器装置10将指示是否成功捕获iws的指示发送到控制器17(框96)。如果控制器17确定iws被成功捕获，那么所述控制器确定尚未发现dqs的失效边沿。因此，控制器17将接着使dqs保持在相同方向上移位，直到iws不被成功捕获，从而在dqs周期内为失效边沿建立位置。一旦iws未被恰当地捕获，存储器装置就远离失效边沿接收dqs的正移位(框98)。举例来说，为了将dqs移动到可能的安全位置，控制器17可使正位置中的dqs移位0.5tck。一旦已接收到此正移位，写入调平就已完成，且存储器装置10可接收写入调平结束的指示(框100)。举例来说，用于开始写入调平训练模式的模式寄存器可从框82中设置的状态恢复。尽管前文论述了使用dqs的负移位直到失效然后正移位到安全位置来
寻找捕获的失效边沿，但可另外或替代地通过dqs的正移位直到失效然后负移位到安全位置来寻找失效边沿。
44.如先前所论述，wrdll电路系统50可用于减少和/或消除粗略写入调平阶段。此外，wrdll电路系统50的使用可减少写入调平dqs及iws中可能发生的最大错误。图4为具有wrdll电路系统50的wl电路系统49的框图。如所说明，存储器装置10从控制器17接收外部时钟(xclk)120。举例来说，xclk 120可以是图1中的clk_t/从所述clk_t导出。在命令接口14中的存储器装置10的输入缓冲器122处接收xclk 120。输入缓冲器122随后将xclk 120传输到命令解码器32。将xclk 120和解码的写入命令传输到列存取选通(cas)写入时延(cwl)移位器124，所述移位器经配置以将写入命令移位存储器存储体12的cwl的至少一部分。写入命令和xclk 120经由写入前向路径(fp)126从cwl移位器124传输到存储器装置10的dqs区域。fp 126可包含多个组件，包含迹线、布线、延迟、触发器、锁存器和/或用于传输写入命令和xclk 120的其它路由电路系统。举例来说，fp 126可包含触发器128，其在触发器128的输入处接收延迟写入命令(wrcmd)130。触发器128还接收从xclk 120导出的写入时钟(wrclk)132。当在xclk 120的时钟边沿上断言wrcmd 130时，wrclk 132使触发器129输出iws134的脉冲。iws 134可与内部写入信号41相同，和/或可从内部写入信号41导出。iws134和wrclk 132都被传输到wrdll电路系统50，并且因为这两者使用相同的时钟，所以iws 134和wrclk 132来自相同的相位。
45.wrclk 132被传输到wrdll电路系统50的内部wrclk延迟线136。内部wrclk延迟线136将在传递经延迟wrclk 132之前施加到wrclk 132的延迟量施加到模拟回路138。模拟回路138模拟在存储器装置10处接收xclk 120的外部引脚与wrdll电路系统50之间的电路系统。举例来说，模拟回路138可包含模拟fp 140、模拟cwl移位器142、模拟命令解码器144和模拟输入缓冲器146。模拟组件可执行由其模拟的对应部分提供的类似功能性。替代地，模拟组件可模拟在从用于接收xclk 120的引脚到wrdll电路系统50的路径中发生的延迟。举例来说，模拟fp 140、模拟cwl移位器142、模拟命令解码器144和模拟输入缓冲器146可分别模拟fp 126、cwl移位器124、命令解码器32和输入缓冲器122中的延迟。另外或替代地，存储器装置10的一些实施例可包含经配置以模拟fp 126、cwl移位器124、命令解码器32和输入缓冲器122中的延迟的单个延迟电路。在经由模拟回路138传输延迟wrclk 132之后，所述延迟wrclk作为反馈时钟(fbclk)148被反馈回内部wrclk延迟线136。内部wrclk延迟线136将fbclk 148锁定为与wrclk 132对准(例如，同相)。内部wrclk延迟线136还传输wrloopn信号150，其指示wrclk 132与fbclk 148之间的周期数目。替代地，内部wrclk延迟线136可指示被转换成周期数目的延迟持续时间作为wrloopn信号150。可在wrdll电路系统50中、存储器装置10中的其它位置和/或控制器17中进行转换。如所指示，可将此wrloopn信号150和/或原始回路延迟持续时间传输到控制器17。举例来说，可使用存储器装置10与控制器17之间的模式寄存器将wrloopn信号150中的值传输到控制器17。如下文所论述，代替用于wica确定步骤的wrloopn信号150，此wrloopn信号150可用于在粗略写入调平中设置wica，或可用于从先前描述的内部写入调平去除粗略写入调平阶段。
46.通过将传输到内部wrclk延迟线136中的wrclk 132与fbclk 148对准，wrdll电路系统50对准节点152与154。此外，在锁定内部wrclk延迟线136之后，锁定位置155与wrcmd克隆延迟线156同步，所述wrcmd克隆延迟线用于延迟待用于内部写入调平(并且一般用于写
入命令)的iws 134。内部wrclk延迟线136与wrcmd克隆延迟线156的同步使节点152和158彼此同相。
47.对于内部写入调平，wl电路系统49经由存储器装置10的引脚接收外部dqs(xdqs)160。经由dqs路径162传输dqs。dqs路径162包含输入缓冲器164和dqs树166，所述dqs树包含用以分布dqs 168的路由电路系统。经由用于模拟dqs路径162的模拟dqs路径170从wrdll电路系统50传输由wrcmd克隆延迟线156延迟的iws 134。内部写入调平握手电路系统172可使用dqs 168和iws 134来执行内部写入调平，如由wrcmd克隆延迟线156延迟。内部写入调平握手电路系统172可用于将指示写入命令的样本是否成功的外部样本(exs)174传输到控制器17。在一些实施例中，内部写入调平握手电路系统172可将指示是否已完成粗略写入调平以及iws是否被捕获的粗略样本(cs)176传输到控制器17。然而，如前文所述，在一些实施例中，通过使用wrloopn信号150来替换粗略写入调平的至少一部分，可省略粗略写入调平阶段。内部写入调平握手电路系统172可用于将指示写入命令的样本在精细写入调平阶段中是否成功的精细样本(fs)178传输到控制器17。在一些实施例中，可从存储器装置10中的相同位置导出exs 174、cs 176和fs 178以捕获iws。替代地，可从不同位置捕获exs 174、cs 176和fs 178中的至少一个。举例来说，可在用于接收dqs、命令和/或xclk 120的引脚处或附近捕获exs 174，而fs 178可从更靠近存储器装置10内部的位置导出。举例来说，fs 178可指示iws已穿过wrcmd克隆延迟线156。
48.如可了解，wrloopn信号150的确定可基于xclk 120而不利用dqs。因此，wrloopn信号150的计算不需要等待外部写入调平完成。实际上，可独立于dqs对准与外部写入调平并行地执行wrloopn信号150的确定。由于不同于粗略写入调平操作，可在不等待外部写入调平的情况下计算wrloopn信号150的确定，因此可在外部写入调平阶段之前、期间(例如，与外部写入调平阶段并行)或之后执行wrloopn信号150的计算。此外，一旦确定wrloopn信号150，所述wrloopn信号就可被存储用于存储器装置10的多次写入或多个模式。举例来说，可在启动之后、在制造期间或在先前论述的写入调平训练可为适当的任何其它时段导出wrloopn信号150。
49.图5说明可由控制器17采用以利用wrdll电路系统50对存储器装置10执行写入调平的过程200的流程图。过程200类似于过程51，不同之处在于过程200在粗略写入调平阶段中利用wrloopn信号150。类似于过程51，过程200可由作为主机装置的控制器17使用指令来执行，所述指令存储在非暂时性、有形且计算机可读的存储器中且由控制器17执行以执行过程200的步骤。控制器17开始写入调平训练(框202)。举例来说，控制器17可将位写入到模式寄存器以使得存储器装置进入写入调平训练模式。为了开始写入调平，控制器17使dqs与时钟信号在存储器装置10的引脚处同步。为了执行此同步，控制器17将写入命令发送到存储器装置10(框204)。控制器17接着等待在存储器装置10中成功捕获写入命令的指示(例如，经由exs 174的值)(框206)。当存储器装置未被成功捕获时，控制器17调整dqs以使dqs与时钟在存储器装置10的引脚处对准(框208)。如果dqs被成功捕获，那么控制器17可认为外部写入调平阶段已完成且开始执行内部写入调平。
50.在已使用外部写入调平来设置dqs对clk定时之后，控制器17执行内部写入调平以确定比cwl早多少个周期触发iws和/或如何将dqs与iws对准。控制器17(例如，经由模式寄存器)设置写入内部周期调整(wica)值，作为wl电路系统49发射iws和接收wrloopn信号150
的速度的指示(框210)。如前文所述，可在外部写入调平之前、期间或之后确定wrloopn信号150。因此，在一些实施例中，如关于过程51所论述，控制器17可在外部写入调平期间或之前而不是仅在外部写入调平之后接收wrloopn信号150。在一些实施例中，开始调整仍可在wica设置之前或期间应用于dqs。
51.控制器17接着将写入命令发送到存储器装置10(框212)。控制器17接着确定wica是否等于wrloopn信号150(框214)。如果wica不同于wrloopn信号150，那么控制器17调整wica(框216)。
52.一旦wica等于wrloopn信号150，控制器17就能找到要使用的恰当wica值，且粗略阶段内部写入调平已完成。然而，控制器17还可执行微调以确保dqs更精确地对准。作为微调的部分，控制器17可将dqs负移(框218)。举例来说，移动可为控制器17的最小步长。在dqs已移动之后，控制器17将写入命令发送到存储器装置10(框220)。控制器17接着确定捕获是否成功(框222)。举例来说，在一些实施例中，控制器17可基于来自存储器装置10的写入命令是否被恰当地捕获的指示(例如，fs 178)而确定捕获是否成功。当写入命令未成功完成时，控制器17可使dqs在正方向上移位(框224)。由于控制器17已发现失效边沿，因此控制器17可使dqs移位0.5tck，作为先前所论述的结束调整，以使dqs居中在iws脉冲中，且允许dqs变化。一旦外部写入调平、粗略内部写入调平和微调已完成，控制器17就结束写入调平训练(框226)。
53.图6为可由存储器装置10在使用控制器17进行写入调平训练期间采用的过程230的流程图。过程230类似于过程80，不同之处在于在粗略写入调平阶段中计算并使用wrloopn信号150。存储器装置10接收写入调平的指示(框232)。举例来说，控制器17可设置模式寄存器以指示写入调平训练模式正在开始。在写入调平训练模式期间或之前，存储器装置10(例如，wrdll电路系统50)计算wrloopn信号150(框234)。如先前所指示，可在写入调平训练期间、之前或之后执行此计算。此外，一旦已经计算wrloopn信号150，就可在外部写入调平训练之前、期间或之后与控制器17共享值。替代地，控制器17可根据在wrdll电路系统50中确定的延迟量来计算wrloopn信号150的值。在一些实施例中，wrloopn信号150可存储在存储器装置10内部而不与控制器17共享。替代地，wrloopn信号150用于验证是否已完成粗略写入调平而不必试图捕获可能引起对控制器17隐藏来自先前实施方案的变化的写入命令。
54.在计算wrloopn信号150的值期间、之后或之前，存储器装置10从控制器17接收dqs和clk(框236)。存储器装置10从控制器17接收写入命令(框238)。存储器装置10接着发送是否在存储器装置10的引脚处成功捕获iws的指示(例如，exs 174)(框240)。如果iws未被成功捕获，那么控制器17可调整dqs且将过程230返回到框238。
55.一旦控制器17作为外部写入调平的部分使dqs与clk在存储器装置10的相应引脚处对准，就开始粗略内部写入调平。存储器装置10从控制器17接收wica(框242)。举例来说，在一些实施例中，控制器17可将值写入到存储器装置10的模式寄存器，从而设置wica。在接收到wica之后，存储器装置10从控制器17接收写入命令(框244)。作为接收写入命令的部分，存储器装置10基于wica和cwl的值而发射iws和dqs。如先前所论述，wrloopn信号150可在wica的计算中使用。然而，在一些实施例中，粗略内部写入调平阶段可继续遵循当前ddr5规范。然而，wrloopn信号150可用于直接与wica进行比较，这可能会加快粗略内部写入调平
步骤(框246)。此比较可在存储器装置10和/或控制器17中执行。如果wica不等于wrloopn信号150，那么控制器17可调整wica，进而在控制器17调整wica之后将过程230返回到框242。然而，一旦wica等于wrloopn信号150，粗略内部写入调平就已完成。
56.过程230中的微调类似于过程80中的微调，不同之处在于成功捕获的iws穿过至少部分地基于模拟回路138而设置的fp 126和wrcmd克隆延迟线156。类似于过程80，存储器装置10接收dqs的负移位(框248)，接收写入操作作为捕获成功的指示(框250)，且发送捕获成功的指示(框252)。然而，在过程230中，可经由fs 178传输指示iws已穿越wrcmd克隆延迟线156且已被恰当地捕获的指示。同样类似于过程80，一旦iws未被恰当地捕获，存储器装置10就远离失效边沿接收dqs的正移位(框254)且接收写入调平结束的指示(框256)。
57.尽管过程200和230使用wrloopn信号150来应用粗略写入调平，但wica可直接设置为wrloopn信号150上的值，同时完全绕过粗略写入调平阶段细化步骤。图7为可由存储器装置10在使用控制器17进行写入调平训练期间采用的过程260的流程图。过程260类似于过程200，不同之处在于计算wrloopn信号150同时绕过粗略写入调平阶段。类似于过程51和200，过程260可由作为主机装置的控制器17使用指令来执行，所述指令存储在非暂时性、有形且计算机可读的存储器中且由控制器17执行以执行过程200的步骤。作为外部写入调平阶段的部分，控制器17开始写入调平训练(框262)，将写入命令发送到存储器装置10(框264)，且等待在存储器装置10中成功捕获写入命令的指示(例如，经由exs 174的值)(框266)。当存储器装置未被成功捕获时，控制器17调整dqs以使dqs与时钟在存储器装置10的引脚处对准(框268)。如果dqs被成功捕获，那么控制器17可认为外部写入调平阶段已完成且开始执行内部写入调平。
58.控制器17接收wrloopn信号150(框270)。控制器17接着将wica设置为在wrloopn信号150中指示的值(框272)。如前文所述，在外部写入调平期间或之后，可确定wrloopn信号150和/或可设置wica。因此，在一些实施例中，控制器17可在外部写入调平期间或之前而不是仅在外部写入调平之后接收wrloopn信号150。在一些实施例中，可在wica设置之前或期间将开始调整应用于dqs。
59.一旦设置了wica且外部写入调平剂训练已完成，控制器17还可执行微调调节dqs对准。作为微调的部分，控制器17可将dqs负移(框274)。举例来说，移动可为控制器17的最小步长。在dqs已移动之后，控制器17将写入命令发送到存储器装置10(框276)。控制器17接着确定捕获是否成功(框278)。举例来说，在一些实施例中，控制器17可基于来自存储器装置10的写入命令是否被恰当地捕获的指示(例如，fs 178)而确定捕获是否成功。当写入命令未成功完成时，控制器17可使dqs在正方向上移位(框280)。由于控制器17已发现失效边沿，因此控制器17可使dqs移位0.5tck，作为先前所论述的结束调整，以使dqs居中在iws脉冲中，且允许dqs变化。一旦外部写入调平、粗略内部写入调平和微调已完成，控制器17就结束写入调平训练(框282)。
60.图8为可由存储器装置10在使用控制器17进行写入调平训练期间采用的过程300的流程图，其省略了粗略写入调平训练阶段。过程300类似于过程80和230，不同之处在于wica在没有迭代粗略写入调平训练阶段的情况下被设置为wrloopn信号150中的值。存储器装置10接收写入调平的指示(框302)。举例来说，控制器17可设置模式寄存器(例如，mr2.b1)以指示写入调平训练模式正在开始。在写入调平训练模式期间，存储器装置10(例
如，wrdll电路系统50)计算wrloopn信号150并锁定dll(框304)。如先前所指示，此计算可在写入调平阶段期间、之前或之后执行。此外，一旦已经计算wrloopn信号150，就可与控制器17共享值。
61.在计算wrloopn信号150的值期间、之后或之前，存储器装置10从控制器17接收dqs和clk(框306)。存储器装置10从控制器17接收写入命令(框308)。存储器装置10接着发送是否在存储器装置10的引脚处成功捕获iws的指示(例如，exs 174)(框310)。如果iws未被成功捕获，那么控制器17可调整dqs且将过程300返回到框308。
62.如先前所论述，wrloopn信号150可用于在未完成过程80和200的粗略写入调平阶段的保持步骤的情况下设置wica。因此，存储器装置10可从被设置为wrloopn信号150的值的控制器17接收wica(框312)。
63.与过程230中的微调一样，过程300中的微调类似于过程80中的微调，不同之处在于成功捕获的iws穿过至少部分地基于模拟回路138而设置的fp 126和wrcmd克隆延迟线156。类似于过程80，存储器装置10接收dqs的负移位(框314)，接收写入操作作为捕获成功的指示(框316)，且发送捕获成功的指示(框318)。然而，在过程300中，与在过程230中一样，可经由fs 178传输指示iws已穿越wrcmd克隆延迟线156且已被恰当地捕获的指示。同样类似于过程80和230，一旦iws未被恰当地捕获，存储器装置10就远离失效边沿接收dqs的正移位(框320)且接收写入调平结束的指示(框322)。
64.虽然本公开可出现各种修改和替代形式，但具体实施例已在附图中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不意图限于所公开的特定形式。实际上，本公开意图涵盖属于如由所附权利要求书定义的本公开的精神和范围内的所有修改、等效物和替代方案。
65.本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]
……
的装置”或“用于[执行][功能]
……
的步骤”的一或多个要素，那么预期应根据35u.s.c.112(f)解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35u.s.c.112(f)解读此类要素。