三维存储器及其制备方法、存储系统、电子设备与流程

1.本技术涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法、存储系统、电子设备。


背景技术：

2.随着对存储器的高存储密度和大存储容量的需求，三维存储器(例如，3d nand存储器)应运而生。在一些示例中，三维存储器包括核心区和阶梯区。核心区可用于形成沿垂直方向堆叠的存储单元，阶梯区可用于形成引出存储单元的字线的通电通道。
3.另外，顶部选择栅结构和虚拟沟道结构可形成于阶梯区。然而，由于顶部选择栅切口和虚拟沟道孔的空间关系和制备工艺的顺序，可能会导致虚拟沟道孔的过刻蚀(under etch)，从而影响虚拟沟道结构的形貌。


技术实现要素：

4.本技术提供了一种三维存储器的制备方法，该三维存储器的制备方法包括：形成包括多个堆叠层的叠层结构，并在所述叠层结构中形成多个阶梯台阶；形成覆盖所述阶梯台阶的介质层，并在所述介质层中形成与所述叠层结构的叠层面垂直的顶部选择栅切口；形成贯穿所述介质层和所述阶梯台阶的虚拟沟道孔；以及采用绝缘材料填充所述顶部选择栅切口和所述虚拟沟道孔以分别形成顶部选择栅结构和虚拟沟道结构，其中，所述虚拟沟道孔包括第一虚拟沟道孔，所述第一虚拟沟道孔在所述叠层面上的投影与所述顶部选择栅切口在所述叠层面上的投影具有重叠区域，所述重叠区域在平行于所述顶部选择栅切口的第一方向上的延伸长度小于所述第一虚拟沟道孔在平行于所述第一方向上的最大开口尺寸。
5.在一个实施方式中，所述重叠区域在垂直于所述顶部选择栅切口的第二方向上的延伸长度等于所述顶部选择栅切口的宽度。
6.在一个实施方式中，所述方法还包括：形成贯穿所述介质层并延伸至所述阶梯台阶的接触孔。
7.在一个实施方式中，所述虚拟沟道孔还包括：第二虚拟沟道孔，形成贯穿所述介质层和所述阶梯台阶的虚拟沟道孔包括：沿所述接触孔的至少两侧形成所述第二虚拟沟道孔和所述第一虚拟沟道孔。
8.在一个实施方式中，在每个所述接触孔的至少两侧形成的所述第二虚拟沟道孔和所述第一虚拟沟道孔呈三角形结构。
9.在一个实施方式中，形成贯穿所述介质层和所述阶梯台阶的虚拟沟道孔包括：在所述介质层的顶面形成图案化的刻蚀掩膜层；以及以图案化的所述刻蚀掩膜层为掩蔽刻蚀所述介质层和所述阶梯台阶，以形成所述第一虚拟沟道孔和所述第二虚拟沟道孔。
10.在一个实施方式中，在所述介质层的顶面形成图案化的刻蚀掩膜层包括：在所述介质层的顶面形成刻蚀掩膜层；以及在所述刻蚀掩膜层中形成第一虚拟沟道孔图案和第二
虚拟沟道孔图案，以形成所述图案化的刻蚀掩膜层，以及以图案化的所述刻蚀掩膜层为掩蔽刻蚀所述介质层和所述阶梯台阶包括：经由所述第一虚拟沟道孔图案和所述第二虚拟沟道孔图案刻蚀所述介质层和所述阶梯台阶，其中，所述第一虚拟沟道孔图案与所述顶部选择栅切口的预定重叠区域在所述第一方向上的延伸长度小于所述第一虚拟沟道孔图案在所述第一方向上的最大尺寸，以及所述预定重叠区域在垂直于所述顶部选择栅切口的第二方向上的延伸长度等于所述顶部选择栅切口的宽度。
11.在一个实施方式中，所述叠层结构被划分为包括所述阶梯台阶的台阶区、以及与所述台阶区相邻的核心区，所述方法还包括：在所述核心区形成与所述叠层结构的叠层面垂直的所述顶部选择栅切口。
12.本技术另一方面提供了一种三维存储器，包括：叠层结构，包括多个堆叠层，所述叠层结构中形成有阶梯台阶；介质层，覆盖所述阶梯台阶；顶部选择栅结构，位于所述介质层中，且与所述叠层结构的叠层面垂直；以及虚拟沟道结构，贯穿所述介质层和所述阶梯台阶，并包括第一虚拟沟道结构，所述第一虚拟沟道结构的至少一部分与所述顶部选择栅结构重叠，其中，所述至少一部分在平行于所述顶部选择栅结构的第一方向上的延伸长度小于所述第一虚拟沟道结构在所述第一方向上的最大开口尺寸。
13.在一个实施方式中，所述至少一部分在垂直于所述顶部选择栅结构的第二方向上的延伸长度等于所述顶部选择栅结构的宽度。
14.在一个实施方式中，所述三维存储器还包括：接触结构，贯穿所述介质层并延伸至所述阶梯台阶。
15.在一个实施方式中，所述虚拟沟道结构还包括：第二虚拟沟道结构，所述第二虚拟沟道结构和所述第一虚拟沟道结构至少位于所述接触结构的两侧。
16.在一个实施方式中，至少位于每个所述接触结构的两侧的所述第二虚拟沟道结构和所述第一虚拟沟道结构呈三角形结构。
17.在一个实施方式中，所述叠层结构被划分为包括所述阶梯台阶的台阶区、以及与所述台阶区相邻的核心区，所述三维存储器还包括：位于所述核心区中，且与所述叠层结构的叠层面垂直的所述顶部选择栅结构。
18.本技术另一方面提供了一种存储系统。所述存储系统包括控制器及上述三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述三维存储器存储数据。
19.本技术另一方面提供了一种电子设备，包括：上述存储系统。
20.根据本技术的一个或多个实施方式提供的三维存储器及其制备方法可至少具有以下其中之一的优点：
21.1)在形成顶部选择栅切口后进一步形成虚拟沟道孔，可以实现在后续同一工艺步骤中同时填充顶部选择栅切口和虚拟沟道孔，以减少工艺步骤，降低生产成本；
22.2)将重叠区域在平行于顶部选择栅切口的第一方向上的延伸长度设置为小于第一虚拟沟道孔在第一方向上的最大开口尺寸，可以减小第一虚拟沟道孔与顶部选择栅切口的重叠面积，减小在刻蚀工艺中第一虚拟沟道孔沿第一方向扩展的现象，以及可以防止第一虚拟沟道孔在沿第一方向存在过刻蚀的风险；以及
23.3)将重叠区域在平行于顶部选择栅切口的第一方向上的延伸长度设置为小于第一虚拟沟道孔在第一方向上的最大开口尺寸，有利于优化第一虚拟沟道孔的图案形貌。
附图说明
24.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
25.图1是根据本技术的示例性实施方式的三维存储器的制备方法的流程图；
26.图2至图5是根据本技术的示例性实施方式的三维存储器的制备方法的工艺步骤图；
27.图6是根据本技术的示例性实施方式的三维存储器的制备方法中形成顶部选择栅切口和虚拟沟道孔之后的俯视示意图；
28.图7是根据本技术的示例性实施方式的第一虚拟沟道孔的放大示意图；
29.图8是相关技术的三维存储器的制备方法中形成顶部选择栅切口和虚拟沟道孔之后的结构示意图；
30.图9是根据本技术的示例性实施方式的图案化的刻蚀掩膜层的图案示意图；
31.图10a和图10b是根据本技术的示例性实施方式的三维存储器的制备方法的工艺步骤图；
32.图11是根据本技术的示例性实施方式的三维存储器的结构示意图；
33.图12是根据本技术的一个实施方式的存储系统的结构示意图；以及
34.图13是根据本技术的一个实施方式的电子设备的结构示意图。
具体实施方式
35.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。
36.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一方向也可被称作第二方向，反之亦然。
37.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
38.本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
39.本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
40.除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被
解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
41.如在本文中所使用的，术语“层”指代包括具有高度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其高度小于连续结构的高度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
42.图1是根据本技术的示例性实施方式的三维存储器的制备方法1000的流程图。
43.如图1所示，本技术提供的三维存储器的制备方法1000可包括：s1，形成包括多个堆叠层的叠层结构，并在叠层结构中形成多个阶梯台阶；s2，形成覆盖阶梯台阶的介质层，并在介质层中形成与叠层结构的叠层面垂直的顶部选择栅切口；s3，形成贯穿介质层和阶梯台阶的虚拟沟道孔；以及s4，采用绝缘材料填充顶部选择栅切口和虚拟沟道孔以分别形成顶部选择栅结构和虚拟沟道结构，其中，虚拟沟道孔包括第一虚拟沟道孔，第一虚拟沟道孔在叠层面上的投影与顶部选择栅切口在叠层面上的投影具有重叠区域，重叠区域在平行于顶部选择栅切口的第一方向上的延伸长度小于第一虚拟沟道孔在平行于第一方向上的最大开口尺寸。下面将详细描述步骤s1～s4。
44.步骤s1
45.如图2所示，可形成包括多个堆叠层的叠层结构100，并在叠层结构100中形成多个阶梯台阶200。示例性地，可在衬底(未示出)的一侧形成包括多个堆叠层的叠层结构100，并在叠层结构100中形成多个阶梯台阶200。具体地，可在衬底的一侧交替堆叠绝缘层110和牺牲层120以形成叠层结构100。示例性地，可在叠层结构100的边缘区域或中间区域形成多个阶梯台阶200。示例性地，每个阶梯台阶200可由多个堆叠层(即多个交替堆叠的绝缘层110和牺牲层120)形成。当然，在另一示例性实施方式中，每个阶梯台阶200也可由一个堆叠层(即相邻的绝缘层110和牺牲层120)形成。应理解，每个阶梯台阶200的具体厚度取决于实际工艺中对每个阶梯台阶200需要控制的字线的数量的要求。示例性地，叠层结构100的对应于多个阶梯台阶200的区域称为阶梯区域，可用于布置字线连接结构。叠层结构100的对应于多个沟道结构的区域称为核心区域(未示出)，可用于形成阵列存储单元串。
46.在本技术的示例性实施方式中，衬底(未示出)可例如是多晶硅衬底、单晶硅(si)衬底、单晶锗(ge)衬底、硅锗(gesi)衬底、碳化硅(sic)衬底，或者绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底，或者包括其它元素半导体或化合物半导体的衬底，诸如gaas、inp或sic等。在一个实施方式中，衬底还可以是叠层结构，例如si/sige等。在另外的实施方式中，衬底还可以是其它外延结构，例如绝缘体上锗硅(sgoi)等。
47.在本技术的示例性实施方式中，在衬底上形成叠层结构100可以通过一个或多个沉积工艺来实现。形成叠层结构100的沉积工艺包括但不限于原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合。应理解，绝缘层110和牺牲层120的数量和厚度不限于图2中所示的数量和厚度，在不背离本技术的构思的情况下，本领域技术人员可以根据需要设置任意数量和厚度的绝缘层110和牺牲层120。另外，绝缘层110和牺牲层120的
材料可选择本领域中已知的合适材料。例如，绝缘层110可以是氧化物层(诸如氧化硅)，牺牲层120可以是氮化物层(诸如氮化硅)。
48.示例性地，在叠层结构100中形成多个阶梯台阶200可包括：首先可通过使用图案化掩膜(未示出)对堆叠结构100进行重复的蚀刻-修剪工艺，从而在阶梯区域中形成多个阶梯台阶200。图案化掩膜可包括光致抗蚀剂或者基于碳的聚合物材料，并可以在形成阶梯台阶之后去除。
49.步骤s2
50.如图2所示，可形成覆盖阶梯台阶200的介质层300。此外，如图3所示，可在介质层300中形成与叠层结构100的叠层面(x-y平面)垂直的顶部选择栅切口400。示例性地，可采用原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合工艺形成覆盖阶梯台阶200的介质层300。示例性地，可通过刻蚀工艺，在介质层300中形成与叠层结构100的叠层面(x-y平面)垂直的顶部选择栅切口400，即可沿与叠层结构100的叠层面(x-y平面)垂直的方向z设置顶部选择栅切口400。示例性地，顶部选择栅切口400可沿平行于叠层结构100的叠层面(x-y平面)的方向x延伸。
51.在本技术的示例性实施方式中，叠层结构100可被划分为包括阶梯台阶的台阶区、以及与台阶区相邻的核心区。示例性地，可在核心区中形成与叠层结构100的叠层面(x-y平面)垂直的方向z的顶部选择栅切口400。示例性地，至少两个顶部选择栅切口400之间可具有一定间距。至少两个顶部选择栅切口400可在同一工艺步骤中形成，即至少两个顶部选择栅切口400可共用同一掩膜版。顶部选择栅切口400可将三维存储器中的块存储区划分为指存储区f(图6)。应理解，本技术并未具体限定阶梯台阶200的数量、台阶区中顶部选择栅切口400穿透的介质层的厚度以及核心区中顶部选择栅切口400穿透的堆叠层的数量，阶梯台阶200的数量、顶部选择栅切口400穿透的介质层的厚度以及顶部选择栅切口400穿透的堆叠层的数量可以根据需要来调整，这取决于三维存储器中对更小的存储单位的数量的需要。
52.在本技术的示例性实施方式中，介质层300可通过沉积氧化物形成于阶梯台阶200的顶面和侧壁，氧化物可选自例如氧化硅基材料。介质层300可由基于teos的氧化硅填充形成。示例性地，介质层300可为多层结构，先形成具有良好阶梯台阶覆盖性的第一子膜层，例如可以为高密度等离子体(hdp)沉积的氧化硅(sio2)或原子层沉积(ald)的氧化硅等；然后继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于teos的氧化硅(teso-based sio2)等。在示例性实施方式中，第一子膜层的密度高于第二子膜层的密度，由此第一子膜层具有良好阶梯台阶覆盖性，而第二子膜层具有高的填充效率。作为示例，还可采用化学机械研磨等工艺对形成的介质层300进行平坦化处理，使得介质层300为堆叠结构100的阶梯区域提供基本平坦的上表面。
53.在本技术的示例性实施方式中，可采用例如干法或者湿法刻蚀工艺形成顶部选择栅切口400。示例性地，为了使本技术简洁清楚，下文仅以一个位于台阶区中顶部选择栅切口400和一个位于核心区中顶部选择栅切口400作为示例进行介绍。应理解，本技术并未具体限定顶部选择栅切口的数量，顶部选择栅切口的数量可以根据需要来调整，这取决于三维存储器中对更小的存储单位的数量的需要。
54.步骤s3
55.如图5所示，可形成贯穿介质层300和阶梯台阶200的虚拟沟道孔500。示例性地，可通过例如干法刻蚀工艺形成贯穿介质层300和阶梯台阶200的虚拟沟道孔500。应理解，由虚拟沟道孔500形成的虚拟沟道结构可起到支撑的作用，以防止后续将牺牲层120去除后或形成接触孔600后整体结构坍塌。
56.在本技术的示例性实施方式中，形成贯穿介质层300和阶梯台阶200的虚拟沟道孔500可包括：首先，如图4所示，在介质层300的顶面形成图案化的刻蚀掩膜层700；然后，以图案化的刻蚀掩膜层700为掩蔽刻蚀介质层300和阶梯台阶200以形成虚拟沟道孔500。具体地，可以图案化的刻蚀掩膜层700为掩蔽，刻蚀介质层300和阶梯台阶200以形成贯穿介质层300和阶梯台阶200的虚拟沟道孔500。
57.步骤s4
58.可采用绝缘材料填充顶部选择栅切口400和虚拟沟道孔500，以分别形成顶部选择栅结构800和虚拟沟道结构900。示例性地，如图10a和图10b所示，可采用绝缘材料填充顶部选择栅切口400和虚拟沟道孔500，以分别形成顶部选择栅结构800(图10b)和虚拟沟道结构900。示例性地，绝缘材料可包括氧化硅、氮氧化硅、氮化硅、teos或掺入氟、碳、氮和/或氢的氧化硅等任何合适的绝缘材料。应理解，多个顶部选择栅结构800之间可具有一定间距。顶部选择栅结构800可将三维存储器中的块存储区划分为指存储区f。
59.在本技术的示例性实施方式中，还可形成贯穿介质层300并延伸至阶梯台阶200的接触孔600(图6)。示例性地，可先通过光刻和蚀刻工艺在阶梯区域形成多个接触孔600。然后，可在接触孔600中填充诸如钨合金等的导电材料以形成接触结构。接触结构可以与后续形成的栅极形成电连接，从而将栅极电流引出。具体地，接触结构与后续形成的栅极接触，从而可将电信号提供给后续形成的栅极，或者可将电信号从后续形成的栅极中传输出来。
60.在本技术的示例性实施方式中，如图6示出了顶部选择栅切口400、虚拟沟道孔500、以及接触孔600的俯视示意图。示例性地，虚拟沟道孔500可包括第一虚拟沟道孔510，第一虚拟沟道孔510在叠层面(x-y平面)上的投影与顶部选择栅切口400在叠层面(x-y平面)上的投影具有重叠区域511。
61.示例性地，第一虚拟沟道孔510可包括主支撑虚拟沟道孔510’和辅支撑虚拟沟道孔510”。主支撑虚拟沟道孔510’可位于接触孔600的附近，相较之下，辅支撑虚拟沟道孔510”与接触孔600相距较远。由主支撑虚拟沟道孔510’和辅支撑虚拟沟道孔510”形成的虚拟沟道结构均可起到支撑的作用，以防止形成接触孔600后整体结构坍塌。示例性地，主支撑虚拟沟道孔510’和辅支撑虚拟沟道孔510”在垂直于顶部选择栅切口400的延伸方向x的第二方向d2(即平行于y方向)上可具有大致相同的结构，在平行于顶部选择栅切口400的延伸方向x的第一方向d1上的最大开口尺寸可具有一定差异。例如，主支撑虚拟沟道孔510’在第一方向d1上的最大开口尺寸513可约为270埃，辅支撑虚拟沟道孔510”在第一方向d1上的最大开口尺寸513’可约为180埃。换言之，靠近接触孔600设置的主支撑虚拟沟道孔510’的最大开口尺寸513可大于远离接触孔600设置的辅支撑虚拟沟道孔510”的最大开口尺寸513’。这样由主支撑虚拟沟道孔510’形成的虚拟沟道结构的支撑效果更好，在形成接触孔600时，可以较好地减小接触孔600附近结构的坍塌或变形。
62.如图7示出了主支撑虚拟沟道孔510’的放大示意图。主支撑虚拟沟道孔510’与顶部选择栅切口400的重叠区域511在平行于顶部选择栅切口400的延伸方向的第一方向d1上
的延伸长度512可小于主支撑虚拟沟道孔510’在第一方向d1上的最大开口尺寸513。与之类似，辅支撑虚拟沟道孔510”与顶部选择栅切口400的重叠区域在平行于顶部选择栅切口400的延伸方向的第一方向d1上的延伸长度可小于辅支撑虚拟沟道孔510”在第一方向d1上的最大开口尺寸513’。
63.在常规工艺中，在形成顶部选择栅切口400之后，形成第一虚拟沟道孔510的工艺过程中，通常顶部选择栅切口400和第一虚拟沟道孔510在叠层面(x-y平面)上的投影会存在重叠区域。在形成第一虚拟沟道孔510并逐渐增大其截面尺寸和延伸长度的工艺过程中，刻蚀材料(例如，刻蚀气体)可能会经由顶部选择栅切口400使第一虚拟沟道孔510沿着平行于顶部选择栅切口400的延伸方向的方向(如图8所示的第一方向d1)过刻蚀，从而使得最终形成的第一虚拟沟道孔510具有沿第一方向d1的尖角(参考图8)，进而影响第一虚拟沟道孔510的图案形貌。另外，还会使在第一方向d1上相邻的第一虚拟沟道孔510的间隔距离减小。然而，在本技术中，在形成顶部选择栅切口400之后，形成第一虚拟沟道孔510的工艺过程中，通过将第一尺寸512设置为小于最大开口尺寸513，可以避免重叠区域511因两次刻蚀导致的横向扩展甚至过刻蚀。
64.在本技术的示例性实施方式中，如图7所示，重叠区域511在垂直于顶部选择栅切口400的延伸方向的第二方向d2上的延伸长度514可近似等于顶部选择栅切口400的宽度。在实际工艺中，第一虚拟沟道孔510在第二方向d2产生过刻蚀的风险较小。因此，本技术将重叠区域511在第二方向d2上的延伸长度514设置为近似等于顶部选择栅切口400的宽度，可以使由第一虚拟沟道孔510形成的第一虚拟沟道结构起到较好的支撑作用，以防止后续将牺牲层120去除或形成接触孔600后整体结构坍塌。
65.在本技术的示例性实施方式中，虚拟沟道孔500还可包括第二虚拟沟道孔520(图6)。第二虚拟沟道孔520和第一虚拟沟道孔510可位于接触孔600的至少两侧。示例性地，第二虚拟沟道孔520和主支撑虚拟沟道孔510’可沿接触孔600的圆周方向设置。例如，第二虚拟沟道孔520和主支撑虚拟沟道孔510’可共同环绕接触孔600。在每个接触孔600的至少两侧设置的第二虚拟沟道孔520和主支撑虚拟沟道孔510’可呈三角形结构。如图6所示，相邻的两个第二虚拟沟道孔520与一个主支撑虚拟沟道孔510’可共同环绕接触孔600。每个接触孔600被三个虚拟沟道孔环绕，使得主支撑虚拟沟道孔510’和第二虚拟沟道孔520既可以起到支撑作用，又可以防止当施加的外力超过了可容许范围时接触孔600附近区域中的电布线发生弯曲。在其他实施方式中，每个接触孔600可以被四个或更多个虚拟沟道孔环绕，具体取决于要在半导体芯片的表面上创建的预期布局。在三个虚拟沟道孔的示例中，接触孔600可以具有矩形或方形形状，同时主支撑虚拟沟道孔510’可以具有矩形形状，并且其余的两个第二虚拟沟道孔520可以具有不规则形状。如图6中所示。这三个虚拟沟道孔510’、510”和520可以分别设置在三角形的三个顶点上，两个不规则形状的第二虚拟沟道孔520可呈“八字形”结构。示例性地，第二虚拟沟道孔520可具有不规则的l形状。
66.在本技术的示例性实施方式中，虚拟沟道孔500还可包括第三虚拟沟道孔530(图6)。第三虚拟沟道孔530可位于台阶区且与顶部选择栅切口400具有一定间距。在实际工艺中，为避免台阶区的虚拟沟道孔500与顶部选择栅切口400在叠层面(x-y平面)上的投影因存在重叠区域导致虚拟沟道孔500产生过刻蚀风险，在设置虚拟沟道孔时，尽量使虚拟沟道孔与顶部选择栅切口具有一定间距，如第三虚拟沟道孔530与顶部选择栅切口400具有一定
间距。但在阶梯区域的阶梯台阶中总会不可避免地存在与顶部选择栅切口400具有重叠区域的虚拟沟道孔(如第一虚拟沟道孔510)。因此，为避免第一虚拟沟道孔510产生过刻蚀风险，本技术对第一虚拟沟道孔510中的主支撑虚拟沟道孔510’和辅支撑虚拟沟道孔510”分别与顶部选择栅切口400的重叠区域的形成进行了上述设置。
67.示例性地，在介质层300的顶面形成图案化的刻蚀掩膜层700可包括：在介质层300的顶面形成刻蚀掩膜层700；以及在刻蚀掩膜层700中形成第一虚拟沟道孔图案710和第二虚拟沟道孔图案720(图9)，以形成图案化的刻蚀掩膜层700。示例性地，以图案化的刻蚀掩膜层700为掩蔽刻蚀介质层300和阶梯台阶200可包括：经由第一虚拟沟道孔图案710和第二虚拟沟道孔图案720刻蚀介质层300和阶梯台阶200。第一虚拟沟道孔图案710与顶部选择栅切口400的预定重叠区域711在第一方向d1上的延伸长度可小于第一虚拟沟道孔图案710在第一方向d1上的最大尺寸，以及预定重叠区域711在垂直于顶部选择栅切口400的第二方向d2上的延伸长度可近似等于顶部选择栅切口的宽度。示例性地，还可在刻蚀掩膜层700中形成第三虚拟沟道孔图案730以及接触孔图案740，即图案化的刻蚀掩膜层700还可包括第三虚拟沟道孔图案730和接触孔图案740。应理解，本技术并未具体限定虚拟沟道孔和接触孔的数量，虚拟沟道孔和接触孔的数量可以根据需要来调整，这取决于三维存储器的体积大小。
68.在本技术的示例性实施方式中，还可进行栅极置换工艺。具体地，首先，可采用干法或湿法工艺去除牺牲层120，以形成牺牲间隙；然后，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺，在牺牲间隙内填充导电材料，以形成栅极层130(图11)。栅极层130可用作向存储单元传输信号的导通电路的一部分。
69.本技术另一方面提供了一种三维存储器。图11是根据本技术的另一示例性实施方式的三维存储器的结构示意图。
70.如图11所示，三维存储器可包括叠层结构100’、介质层300、顶部选择栅结构(未示出)以及虚拟沟道结构900。
71.叠层结构100’可包括多个堆叠层。示例性地，可在半导体层(未示出)的一侧形成包括多个堆叠层的叠层结构100’。半导体层可包括多晶硅。叠层结构100’可包括交替堆叠的绝缘层110和栅极层130。叠层结构100’中可具有阶梯台阶200。示例性地，多个阶梯台阶200可位于叠层结构100’的边缘区域或中间区域。示例性地，每个阶梯台阶200可由多个堆叠层(即多个交替堆叠的绝缘层110和栅极层130)形成。当然，在另一示例性实施方式中，每个阶梯台阶200也可由一个堆叠层(即相邻的绝缘层110和栅极层130)形成。应理解，每个阶梯台阶200的具体厚度取决于实际工艺中对每个阶梯台阶200需要控制的字线的数量的要求。示例性地，叠层结构100’的对应于多个阶梯台阶200的区域称为阶梯区域，可用于布置字线连接结构。叠层结构100’的对应于多个沟道结构的区域称为核心区域(未示出)，可用于形成阵列存储单元串。
72.介质层300可覆盖阶梯台阶200。示例性地，可采用原子层沉积(ald)、物理气相沉积(pvd)、化学气相沉积(cvd)或其任何组合工艺形成覆盖阶梯台阶200的介质层300。
73.可参考图10b，顶部选择栅结构800可位于介质层300中，且与叠层结构100’的叠层面(x-y平面)垂直。虚拟沟道结构900可贯穿介质层300和阶梯台阶200。虚拟沟道结构900可包括绝缘材料。虚拟沟道结构900可包括第一虚拟沟道结构(未示出)，第一虚拟沟道结构的
至少一部分可与顶部选择栅结构800重叠。应理解，第一虚拟沟道结构可由向第一虚拟沟道孔510(图6)内填充绝缘材料形成。第一虚拟沟道结构的、与顶部选择栅结构800重叠的部分(下文称之为“重叠区域”)在平行于顶部选择栅结构的第一方向上的延伸尺寸可小于第一虚拟沟道结构在第一方向上的最大延伸长度。在本技术的示例性实施方式中，重叠区域在垂直于顶部选择栅结构800的第一方向上的延伸长度可等于顶部选择栅结构800的宽度。
74.在本技术的示例性实施方式中，三维存储器还可包括贯穿介质层300并延伸至阶梯台阶200的接触结构。示例性地，可通过在接触孔600中填充诸如钨合金等的导电材料以形成接触结构。接触结构可以与后续形成的栅极(位于栅极层130中)形成电连接，从而将栅极电流引出。具体地，接触结构与后续形成的栅极接触，从而可将电信号提供给后续形成的栅极，或者可将电信号从后续形成的栅极中传输出来。
75.在本技术的示例性实施方式中，第一虚拟沟道结构可包括主支撑虚拟沟道结构和辅支撑虚拟沟道结构。应理解，主支撑虚拟沟道结构和辅支撑虚拟沟道结构可分别由向主支撑虚拟沟道孔510’和辅支撑虚拟沟道孔510”(图6)内填充绝缘材料形成。主支撑虚拟沟道结构可位于接触结构的附近，相较之下，辅支撑虚拟沟道结构与接触结构相距较远。主支撑虚拟沟道结构和辅支撑虚拟沟道结构均可起到支撑的作用，以防止整体结构坍塌。示例性地，主支撑虚拟沟道结构和辅支撑虚拟沟道结构在垂直于顶部选择栅结构800的第二方向d2上可具有大致相同的结构，在平行于顶部选择栅结构800的第一方向d1上的最大开口尺寸可具有一定差异。例如，主支撑虚拟沟道结构在平行于第一方向d1上的最大开口尺寸可约为270埃，辅支撑虚拟沟道结构在平行于第一方向d1上的最大开口尺寸可约为180埃。换言之，靠近接触结构设置的主支撑虚拟沟道结构的最大开口尺寸513可大于远离接触结构设置的辅支撑虚拟沟道结构的最大开口尺寸。这样主支撑虚拟沟道结构支撑效果更好，在形成接触结构的过程中，可以较好地减小接触结构附近结构的坍塌或变形。应理解，顶部选择栅结构800可通过用绝缘材料填充顶部选择栅切口400(图6)形成。
76.在本技术的示例性实施方式中，虚拟沟道结构900还可包括第二虚拟沟道结构(未示出)。第二虚拟沟道结构和第一虚拟沟道结构可至少位于接触结构的两侧。应理解，第二虚拟沟道结构可通过用绝缘材料填充第二虚拟沟道孔520(图6)形成。示例性地，第二虚拟沟道结构和主支撑虚拟沟道结构可沿接触结构的圆周方向设置。例如，第二虚拟沟道结构和主支撑虚拟沟道结构可共同环绕接触结构。在每个接触结构的圆周方向设置的第二虚拟沟道结构和主支撑虚拟沟道结构可呈三角形结构。相邻的两个第二虚拟沟道结构与一个主支撑虚拟沟道结构可共同环绕接触结构。每个接触结构被三个虚拟沟道结构环绕，使得主支撑虚拟沟道结构和第二虚拟沟道结构既可以起到支撑作用，又可以防止当施加的外力超过了可容许范围时，在形成接触结构的过程中接触结构附近区域中的电布线发生弯曲。在其他实施方式中，每个接触结构可以被四个或更多个虚拟沟道结构环绕，具体取决于要在半导体芯片的表面上创建的预期布局。在三个虚拟沟道结构的示例中，接触结构可以具有矩形或方形形状，同时主支撑虚拟沟道结构可以具有矩形形状，并且其余的两个第二虚拟沟道结构可以具有不规则形状。这三个虚拟沟道结构可以分别设置在三角形的三个顶点上，两个不规则形状的第二虚拟沟道结构可呈“八字形”结构。示例性地，第二虚拟沟道结构可具有不规则的l形状。
77.在本技术的示例性实施方式中，虚拟沟道结构900还可包括第三虚拟沟道结构(未
示出)。第三虚拟沟道结构相对于第一虚拟沟道结构更靠近位于核心区的沟道结构，且第三虚拟沟道结构与顶部选择结构错开设置。应理解，第三虚拟沟道结构可通过用绝缘材料填充第三虚拟沟道孔530(图6)形成。
78.在本技术的示例性实施方式中，如图11所示，叠层结构100’可被划分为包括阶梯台阶的台阶区、以及与台阶区相邻的核心区。三维存储器还可包括位于核心区中的顶部选择栅结构(未示出)。示例性地，多个顶部选择栅结构之间可具有一定间距。顶部选择栅结构可将三维存储器中的块存储区划分为指存储区f。
79.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容在此不再赘述。
80.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。另外，所举例的各层及其材料仅仅是示例性的。
81.图12是根据本技术一个实施方式的存储系统2000的结构示意图。
82.如图12所示，本技术至少一个实施方式还提供了一种存储系统2000。存储系统2000可包括存储器2100和控制器2200。存储器2100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储系统2000可以是二维存储系统或者三维存储系统，下面以三维存储系统为例进行说明。
83.三维存储系统2000可包括三维存储器2100、控制器2200和主机2300。三维存储器2100可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器2200可通过通道ch控制三维存储器2100，并且三维存储器2100可响应于来自主机2300的请求基于控制器2200的控制而执行操作。三维存储器2100可通过通道ch从控制器2300接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器2100可对由地址选择的区域执行与命令相对应的内部操作。
84.在一些实施方式中，三维存储系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
85.图13是本技术实施方式提供的电子设备3000的结构示意图。
86.如图13所示，本技术至少一个实施方式还提供了一种电子设备3000。电子设备3000包括存储器3100。存储器3100可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。电子设备3000可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等带有存储功能的设备。因而，可根据电子设备3000的具体设备类型确定电子设备3000的其他模块，例如控制器。其他模块可通过诸如通道等控制三维存储器3100，并且三维存储器3100可通过诸如通道等从其他模块接收命令cmd和地址addr，并且访问响应于该地址而从存储单元阵列中选择的区域。本技术对此不做限定。
87.本技术提供外围电路、存储器、存储系统和电子设备，由于设置了本技术提供的金属互连结构，因而具有与所述金属互连结构相同的有益效果，在此不做赘述。
88.以上描述仅为本技术的较佳实施方式以及对所运用技术原理的说明。本领域技术
人员应当理解，本技术中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。