基于Flash配置的FPGA电路的制作方法

基于flash配置的fpga电路
技术领域
1.本实用新型涉及一种基于flash配置的fpga电路，属于fpga电路技术领域。


背景技术：

2.现场可编程门阵列fpga是电子设备中广泛使用的控制单元，可以通过加载不同的配置文件，实现不同的电路功能。fpga作为可编程的电路具有可定制、灵活快速等诸多特点倍受业界推崇，当前主流fpga都是基于ram式的，其配置映像来源于其他载体，比如可以从mcu推送或者是从配置flash中加载。


技术实现要素：

3.本实用新型的目的是提供一种基于flash配置的fpga电路，该基于flash配置的fpga电路克服了现有技术需要专用的烧写器和fpga专用烧写软件，以及烧写需要设备开箱等操作的缺陷，既实现了flash对fpga加载，也实现了动态在线更新升级fpga配置，从而节约了开发时间且更为高效。
4.为达到上述目的，本实用新型采用的技术方案是：一种基于flash配置的fpga电路，包括：微处理器、flash模块、fpga模块和电脑终端，所述flash模块通过flash总线与fpga模块连接，所述flash模块存储有fpga配置数据，所述电脑终端用于存储fpga升级更新的配置数据；所述fpga模块的数据输出引脚、数据输入引脚、时钟引脚和片选引脚均连接到flash模块，所述fpga模块的配置模式引脚连接到微处理器；所述fpga模块的配置模式引脚有效时，所述fpga模块处于jtag模式且释放对flash总线的控制权；
5.所述微处理器的数据输出引脚、数据输入引脚、时钟引脚和芯片片选引脚与flash总线之间设置有一三态控制器；所述微处理器的总线使能引脚与三态控制器的使能端连接，所述微处理器的总线使能引脚有效时，所述微处理器取得flash总线的控制权，所述三态控制器输出端的数据等于其输入端的数据，所述微处理器的总线使能引脚无效时，所述三态控制器输出端处于高阻状态。
6.上述技术方案中进一步改进的方案如下：
7.1、上述方案中，所述微处理器还设置有一以太网通信接口，所述电脑终端与电脑终端的以太网通信接口连接。
8.2、上述方案中，所述微处理器的数据输出引脚连接到三态控制器的第三输入端，所述三态控制器的第三输出端连接到flash总线的数据输出线。
9.3、上述方案中，所述微处理器的数据输入引脚连接到三态控制器的第四输出端，所述三态控制器的第四输入端连接到flash总线的数据输入线。
10.4、上述方案中，所述微处理器的时钟引脚连接到三态控制器的第二输入端，所述三态控制器的第二输出端连接到flash总线的时钟线。
11.5、上述方案中，所述微处理器的芯片片选引脚连接到三态控制器的第一输入端，所述三态控制器的第一输出端连接到flash总线的选择线。
12.由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：
13.本实用新型基于flash配置的fpga电路，其fpga模块的配置模式引脚有效时，所述fpga模块处于jtag模式且释放对flash总线的控制权，微处理器的总线使能引脚（bus_en）有效时，微处理器取得flash总线的控制权，所述三态控制器输出端的数据等于其输入端的数据，使得flash总线控制权可以交给第三方mcu和电脑终端，由第三方mcu和电脑终端写flash 映像，更新完后，微处理器的总线使能引脚无效时，三态控制器输出端处于高阻状态，总线控制权再交给fpga，避免了总线会被拉死，fpga将不能被正确配置，既实现了flash对fpga加载，也实现了在线通过网络动态更新升级fpga配置，从而节约了开发时间且更为高效。
附图说明
14.附图1为本实用新型基于flash配置的fpga电路的电气原理示意图。
15.以上附图中：1、微处理器；2、flash模块；3、fpga模块；4、flash总线；5、三态控制器；6、以太网通信接口；7、电脑终端。
具体实施方式
16.在本专利的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本专利的具体含义。
17.实施例1：一种基于flash配置的fpga电路，包括：微处理器1、flash模块2、fpga模块3和电脑终端7，所述flash模块2通过flash总线4与fpga模块3连接，所述flash模块2存储有fpga配置数据，所述电脑终端7用于存储fpga升级更新的配置数据；所述fpga模块3的数据输出引脚fpga_mosi、数据输入引脚fpga_miso、时钟引脚fpga_clk和片选引脚fpga_cs均连接到flash模块2，所述fpga模块3的配置模式引脚fpga_config_mod连接到微处理器1；所述fpga模块3的配置模式引脚有效时，所述fpga模块3处于jtag模式且释放对flash总线4的控制权；
18.所述微处理器1的数据输出引脚mcu_mosi、数据输入引脚mcu_miso、时钟引脚mcu_clk和芯片片选引脚mcu_cs与flash总线4之间设置有一三态控制器5；所述微处理器1的总线使能引脚bus_en与三态控制器的使能端1oe连接，所述微处理器1的总线使能引脚bus_en有效时，所述微处理器1取得flash总线4的控制权，所述三态控制器5输出端的数据等于其输入端的数据，所述微处理器1的总线使能引脚bus_en无效时，所述三态控制器5输出端处于高阻状态。
19.上述微处理器1的数据输出引脚mcu_mosi连接到三态控制器5的第三输入端1a3，
所述三态控制器5的第三输出端1y3连接到flash总线4的数据输出线。
20.上述微处理器1的数据输入引脚mcu_miso连接到三态控制器5的第四输出端1y4，所述三态控制器5的第四输入端1a4连接到flash总线4的数据输入线。
21.上述微处理器1的时钟引脚mcu_clk连接到三态控制器5的第二输入端1a2，所述三态控制器5的第二输出端1y2连接到flash总线4的时钟线。
22.上述微处理器1的芯片片选引脚mcu_cs连接到三态控制器5的第一输入端1a1，所述三态控制器5的第一输出端1y1连接到flash总线4的选择线。
23.实施例2：一种基于flash配置的fpga电路，包括：微处理器1、flash模块2、fpga模块3和电脑终端7，所述flash模块2通过flash总线4与fpga模块3连接，所述flash模块2存储有fpga配置数据，所述电脑终端7用于存储fpga升级更新的配置数据；所述fpga模块3的数据输出引脚fpga_mosi、数据输入引脚fpga_miso、时钟引脚fpga_clk和片选引脚fpga_cs均连接到flash模块2，所述fpga模块3的配置模式引脚fpga_config_mod连接到微处理器1；所述fpga模块3的配置模式引脚有效时，所述fpga模块3处于jtag模式且释放对flash总线4的控制权；
24.所述微处理器1的数据输出引脚mcu_mosi、数据输入引脚mcu_miso、时钟引脚mcu_clk和芯片片选引脚mcu_cs与flash总线4之间设置有一三态控制器5；所述微处理器1的总线使能引脚bus_en与三态控制器的使能端1oe连接，所述微处理器1的总线使能引脚bus_en有效时，所述微处理器1取得flash总线4的控制权，所述三态控制器5输出端的数据等于其输入端的数据，所述微处理器1的总线使能引脚bus_en无效时，所述三态控制器5输出端处于高阻状态。
25.上述微处理器1还设置有一以太网通信接口6，所述电脑终端7与电脑终端7的以太网通信接口6连接。
26.上述微处理器1的数据输出引脚mcu_mosi连接到三态控制器5的第三输入端1a3，所述三态控制器5的第三输出端1y3连接到flash总线4的数据输出线。
27.上述微处理器1的数据输入引脚mcu_miso连接到三态控制器5的第四输出端1y4，所述三态控制器5的第四输入端1a4连接到flash总线4的数据输入线。
28.上述微处理器1的时钟引脚mcu_clk连接到三态控制器5的第二输入端1a2，所述三态控制器5的第二输出端1y2连接到flash总线4的时钟线。
29.上述微处理器1的芯片片选引脚mcu_cs连接到三态控制器5的第一输入端1a1，所述三态控制器5的第一输出端1y1连接到flash总线4的选择线。
30.第三方可以是mcu和电脑终端，在需要更新flash 映像时，mcu 通过fpga_config_mod1和fpga_config_mod2，使能fpga处在jtag模式，释放其对flash总线的控制权，然后拉低bus_en，通过三态控制器取得flash 总线控制权，之后把新的映像数据文件从网络传到mcu，mcu 再驱动flash 总线实现flash 的写入，待所有写入完成后以及校验完毕，拉高bus_en，驱动fpga_config_mod1和fpga_config_mod2，释放总线控制权给fpga。实现方法详见图1可在线更新fpga配置flash 电路。
31.采用上述基于flash配置的fpga电路时，其fpga模块的配置模式引脚有效时，所述fpga模块处于jtag模式且释放对flash总线的控制权，微处理器的总线使能引脚（bus_en）有效时，微处理器取得flash总线的控制权，所述三态控制器输出端的数据等于其输入端的
数据，使得flash总线控制权可以交给第三方mcu和电脑终端，由第三方mcu和电脑终端写flash 映像，更新完后，微处理器的总线使能引脚无效时，三态控制器输出端处于高阻状态，总线控制权再交给fpga，避免了总线会被拉死，fpga将不能被正确配置，既实现了flash对fpga加载，也实现了在线通过网络动态更新升级fpga配置，从而节约了开发时间且更为高效。
32.上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。