半导体器件及其制造方法与流程

1.本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件的制造方法。


背景技术：

2.现有的芯片与晶圆键合封装技术中，通常只针对单片晶圆与芯片之间的键合，以实现2.5d封装结构。如图1所示，晶圆11上键合一层芯片12，芯片12中的导电结构(未图示)与晶圆11中的导电结构111电连接，相邻的芯片12之间填充氧化层13。
3.但是，由于单片晶圆上的面积有限，能够键合的芯片数量有限，导致整个系统的集成密度依然不高。
4.因此，如何提高系统的集成密度是目前亟需解决的问题。


技术实现要素：

5.本发明的目的在于提供一种半导体器件及其制造方法，使得能够提高系统的集成密度，实现超高集成密度的系统级封装结构。
6.为实现上述目的，本发明提供了一种半导体器件，包括：
7.第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；
8.第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；
9.所述第一半导体器件与所述第二半导体器件键合。
10.可选的，所述半导体器件包括至少两个所述第二半导体器件，且在所述第二晶圆远离所述第二绝缘介质层的一侧形成有与所述第二导电结构接触并电连接的第三键合结构；
11.所述第一半导体器件的所述第一键合结构与其中一个所述第二半导体器件的所述第二键合结构键合，所述第一半导体器件的所述第一晶圆与键合的所述第二半导体器件的所述第二晶圆之间至少包含由所述第一芯片与所述第二芯片构成的两层芯片；剩下的所述第二半导体器件依次键合于前一所述第二半导体器件上，剩下所述第二半导体器件的第二键合结构与前一所述第二半导体器件的所述三键合结构键合，相邻的所述第二半导体器件的所述第二晶圆之间至少包含由所述第二芯片构成的一层芯片。
12.可选的，所述第一芯片和所述第一导电结构的数量均为多个，每个所述第一芯片
与两个所述第一导电结构键合；所述第二芯片和所述第二导电结构的数量均为多个，每个所述第二芯片与两个所述第二导电结构键合。
13.可选的，所述第一晶圆和/或所述第二晶圆为硅中介层，所述硅中介层包括硅衬底以及形成在所述硅衬底上的重布线层。
14.可选的，所述第一导电结构和/或所述第二导电结构为形成在所述硅衬底内的硅通孔以及将所述硅通孔电引出的重布线层中的金属层的组合。
15.可选的，所述第一晶圆和/或所述第二晶圆为硅衬底，所述第一导电结构和/或所述第二导电结构为所述硅衬底表面延伸至所述硅衬底内部的硅通孔。
16.可选的，所述第一芯片与所述第一导电结构混合键合或者微凸块键合；和/或，所述第二芯片与所述第二导电结构混合键合或者微凸块键合；和/或，所述第一键合结构、所述第二键合结构、所述第三键合结构均为混合键合结构或者均为微凸块键合结构。
17.可选的，所述第一绝缘介质层包括氧化层和氮掺杂碳层，且所述氮掺杂碳层相比所述氧化层更远离所述第一晶圆，和/或，所述第二绝缘介质层包括氧化层和氮掺杂碳层，且所述氮掺杂碳层相比所述氧化层更远离所述第二晶圆；或者，所述第一绝缘介质层和/或所述第二绝缘介质层为模封材料。
18.本发明还提供一种半导体器件的制造方法，包括：
19.提供第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；
20.提供第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；
21.将所述第一半导体器件与所述第二半导体器件键合。
22.可选的，提供至少两个所述第二半导体器件，且在所述第二晶圆远离所述第二绝缘介质层的一侧形成有与所述第二导电结构接触并电连接的第三键合结构，将所述第一半导体器件与所述第二半导体器件键合的步骤包括：
23.将其中一个所述第二半导体器件的所述第二键合结构键合于所述第一半导体器件的所述第一键合结构上，所述第一半导体器件的所述第一晶圆与键合的所述第二半导体器件的所述第二晶圆之间至少包含由所述第一芯片与所述第二芯片构成的两层芯片；
24.将剩下的所述第二半导体器件依次键合于前一所述第二半导体器件上，剩下所述第二半导体器件的所述第二键合结构与前一所述第二半导体器件的所述三键合结构键合，相邻的所述第二半导体器件的所述第二晶圆之间至少包含由所述第二芯片构成的一层芯片。
25.可选的，所述第一芯片和所述第一导电结构的数量均为多个，每个所述第一芯片与两个所述第一导电结构键合；所述第二芯片和所述第二导电结构的数量均为多个，每个
所述第二芯片与两个所述第二导电结构键合。
26.与现有技术相比，本发明的技术方案具有以下有益效果：
27.1、本发明的半导体器件，由于包含第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一绝缘介质层内嵌设有与第一导电结构键合的第一芯片；第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二绝缘介质层内嵌设有与第二导电结构键合的第二芯片；所述第一半导体器件与所述第二半导体器件键合，使得单位面积上集成的器件数量明显增多，集成密度得到大大提高，实现超高集成密度的系统级封装结构。
28.2、本发明的半导体器件的制造方法，通过提供第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一绝缘介质层内嵌设有与第一导电结构键合的第一芯片；提供第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二绝缘介质层内嵌设有与第二导电结构键合的第二芯片；将所述第一半导体器件与所述第二半导体器件键合；使得能够提高系统的集成密度，实现超高集成密度的系统级封装结构。
附图说明
29.图1是一种单片晶圆与芯片键合后的结构示意图；
30.图2是本发明一实施例的半导体器件的结构示意图；
31.图3是本发明另一实施例的半导体器件的结构示意图。
32.图4是本发明一实施例的半导体器件的制造方法的流程图；
33.图5a～图5e是图4所示的半导体器件的制造方法中的器件示意图。
34.其中，附图1～图5e的附图标记说明如下：
35.11-晶圆；111-导电结构；12-芯片；13-氧化层；21-第一晶圆；211-第一导电结构；22-第一芯片；23-第一绝缘介质层；231-第一氧化层；232-第一氮掺杂碳层；24-第一键合结构；31-第二晶圆；311-第二导电结构；32-第二芯片；33-第二绝缘介质层；331-第二氧化层；332-第二氮掺杂碳层；34-第二键合结构；35-第三绝缘介质层；36-第三键合结构。
具体实施方式
36.为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
37.本发明一实施例提供了一种半导体器件，包括：第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设
有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；所述第一半导体器件与所述第二半导体器件键合。
38.下面参阅图2-图3详细描述本实施例提供的半导体器件。
39.所述第一半导体器件a1包括第一晶圆21以及覆盖在所述第一晶圆21表面上的第一绝缘介质层23，所述第一晶圆21具有从所述第一晶圆21表面延伸至所述第一晶圆21内部的第一导电结构211，所述第一绝缘介质层23内嵌设有与所述第一导电结构211键合的第一芯片22，且在所述第一绝缘介质层23远离所述第一晶圆21的一侧形成有将所述第一芯片22电引出的第一键合结构24。
40.所述第二半导体器件a2包括第二晶圆31以及覆盖在所述第二晶圆31表面上的第二绝缘介质层33，所述第二晶圆31具有从所述第二晶圆31表面延伸至所述第二晶圆31内部的第二导电结构311，所述第二绝缘介质层33内嵌设有与所述第二导电结构311键合的第二芯片32。
41.并且，在所述第二绝缘介质层33远离所述第二晶圆31的一侧形成有将所述第二芯片32电引出的第二键合结构34，或者，所述第二晶圆31远离所述第二绝缘介质层33的一侧形成有与所述第二导电结构311接触并电连接的第三键合结构36，或者，在所述第二绝缘介质层33远离所述第二晶圆31的一侧形成有所述第二键合结构34且所述第二晶圆31远离所述第二绝缘介质层33的一侧形成有所述第三键合结构36。
42.所述第一半导体器件a1与所述第二半导体器件a2之间键合。
43.其中，所述半导体器件可以包括一个或至少两个所述第二半导体器件a2。若所述半导体器件包括至少两个所述第二半导体器件a2，所述第一半导体器件a1与其中一个所述第二半导体器件a2键合，剩下的所述第二半导体器件a2依次键合于前一所述第二半导体器件a2上。
44.因此，所述第二半导体器件a2的数量越多，则相同面积的晶圆上集成的芯片数量越多，从而使得系统的集成密度得到明显提高，实现超高集成密度的系统级封装结构。
45.如图2所示，所述半导体器件包括一个所述第二半导体器件a2，所述第一半导体器件a1与所述第二半导体器件a2键合；如图3所示，所述半导体器件包括两个所述第二半导体器件a2，两个所述第二半导体器件a2依次键合于所述第一半导体器件a1上。
46.所述第一半导体器件a1的所述第一键合结构24可以与所述第二半导体器件a2的所述第二键合结构34或第三键合结构36键合，即所述第一半导体器件a1的第一芯片22所在的一侧可以与所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧键合。如图2所示，所述第一半导体器件a1的所述第一键合结构24与所述第二半导体器件a2的所述第二键合结构34键合。
47.并且，若所述半导体器件包括至少两个所述第二半导体器件a2，前一所述第二半导体器件a2的所述二键合结构34或第三键合结构36与后一所述第二半导体器件a2的所述二键合结构34或第三键合结构36键合，即前一所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧与后一所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧键合。如图3所示，所述第一半导体器件a1的所述第一键合结构24与其中一个所述第二半导体器件a2的所述第二键合结构34键合，所述第一半导
体器件a1的所述第一晶圆21与键合的所述第二半导体器件a2的所述第二晶圆31之间至少包含由所述第一芯片22与所述第二芯片32构成的两层芯片；剩下的所述第二半导体器件a2的所述第二键合结构34与前一所述第二半导体器件a2的所述第三键合结构36键合，相邻的所述第二半导体器件a2的所述第二晶圆31之间至少包含由所述第二芯片32构成的一层芯片。其中，所述第二芯片32与所述第三键合结构36通过所述第二导电结构311电性连接。
48.其中，所述第一芯片22和所述第一导电结构211的数量均可以为多个，如图2和图3所示，每个所述第一芯片22与两个所述第一导电结构211键合；所述第二芯片32和所述第二导电结构311的数量均可以为多个，如图2和图3所示，每个所述第二芯片32与两个所述第二导电结构311键合。在其他实施例中，每个所述第一芯片22可以与一个或多个所述第一导电结构211键合，或者，至少两个所述第一芯片22与一个所述第一导电结构211键合；每个所述第二芯片32可以与一个或多个所述第二导电结构311键合，或者，至少两个所述第二芯片32与一个所述第二导电结构311键合。
49.其中，所述第一晶圆21或所述第二晶圆31可以为硅中介层(interposer)，或者，所述第一晶圆21和所述第二晶圆31均为硅中介层，所述硅中介层包括硅衬底以及形成在所述硅衬底上的重布线层(rdl)。其中，所述重布线层包括绝缘层以及形成于绝缘层中的金属层，金属层与硅衬底中形成的硅通孔(tsv)电连接。
50.此时，所述第一导电结构211或所述第二导电结构311可以为形成在所述硅衬底内的硅通孔(tsv)以及将所述硅通孔电引出的重布线层中的金属层的组合，或者，所述第一导电结构211和所述第二导电结构311均为形成在所述硅衬底内的硅通孔以及将所述硅通孔电引出的重布线层中的金属层的组合。
51.或者，所述第一晶圆21或所述第二晶圆31为硅衬底，或者，所述第一晶圆21和所述第二晶圆31均为硅衬底，此时，所述第一导电结构211或所述第二导电结构311为所述硅衬底表面延伸至所述硅衬底内部的硅通孔，或者，所述第一导电结构211和所述第二导电结构311均为所述硅衬底表面延伸至所述硅衬底内部的硅通孔。
52.在所述第一半导体器件a1中，所述第一芯片22与所述第一导电结构211可以混合键合(hybrid bongding)或者微凸块键合(micro-bump bongding)；和/或，在所述第二半导体器件a2中，所述第二芯片32与所述第二导电结构311可以混合键合或者微凸块键合；和/或，所述第一键合结构24、所述第二键合结构34、所述第三键合结构36均为混合键合结构或者均为微凸块键合结构。
53.并且，在所述第一半导体器件a1中，所述第一芯片22的正面或背面与所述第一导电结构211键合；在所述第二半导体器件a2中，所述第二芯片32的正面或背面与所述第二导电结构311键合。
54.所述第一绝缘介质层23或所述第二绝缘介质层33可以为单层结构或至少两层堆叠的结构，或者，所述第一绝缘介质层23和所述第二绝缘介质层33均为单层结构或至少两层堆叠的结构。
55.优选的，所述第一绝缘介质层23包括第一氧化层231和第一氮掺杂碳层232，且所述第一氮掺杂碳层232相比所述第一氧化层231更远离所述第一晶圆21；和/或，优选的，所述第二绝缘介质层33包括第二氧化层331和第二氮掺杂碳层332，且所述第二氮掺杂碳层332相比所述第二氧化层331更远离所述第二晶圆31。
56.或者，所述第一绝缘介质层23或所述第二绝缘介质层33为模封材料，或者，所述第一绝缘介质层23和所述第二绝缘介质层33均为模封材料。所述模封材料可以为环氧化物或树脂等。
57.并且，若所述第二晶圆31远离所述第二绝缘介质层33的一侧形成有所述第三键合结构36，则所述第二晶圆31远离所述第二绝缘介质层33的一侧还覆盖有第三绝缘介质层35，所述第三键合结构36从所述第三绝缘介质层35中延伸至所述第二晶圆31内部。
58.并且，通过在所述第一芯片22远离所述第一晶圆21一侧的第一绝缘介质层23中形成通孔，并向通孔中填充金属形成所述第一键合结构24；通过在所述第二芯片32远离所述第二晶圆31一侧的第二绝缘介质层33中形成通孔，并向通孔中填充金属形成所述第二键合结构34；通过在所述第二晶圆31远离所述第二芯片32的一侧形成通孔，且通孔暴露出所述第二导电结构311，并在第三绝缘介质层35中形成凹槽，凹槽与通孔连通，且凹槽的横截面积大于通孔的横截面积，向凹槽和通孔中填充金属形成所述第三键合结构36。
59.从上述半导体器件可知，由于所述半导体器件包括：第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；所述第一半导体器件与所述第二半导体器件键合，使得单位面积上集成的器件数量明显增多，集成密度得到大大提高，实现超高集成密度的系统级封装结构。
60.本发明一实施例提供一种半导体器件的制造方法，参阅图4，图4是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
61.步骤s1、提供第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；
62.步骤s2、提供第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；
63.步骤s3、将所述第一半导体器件与所述第二半导体器件键合。
64.下面参阅5a～图5e对本实施例提供的半导体器件的制造方法进行详细介绍，5a～图5e为半导体器件的纵向剖面示意图。
65.按照步骤s1，参阅图5a，提供第一半导体器件a1，所述第一半导体器件a1包括第一
晶圆21以及覆盖在所述第一晶圆21表面上的第一绝缘介质层23，所述第一晶圆21具有从所述第一晶圆21表面延伸至所述第一晶圆21内部的第一导电结构211，所述第一绝缘介质层23内嵌设有与所述第一导电结构211键合的第一芯片22，且在所述第一绝缘介质层23远离所述第一晶圆21的一侧形成有将所述第一芯片22电引出的第一键合结构24。
66.其中，所述第一半导体器件a1的形成步骤可以包括：首先，提供第一晶圆21；然后，刻蚀所述第一晶圆21表面以形成通孔，并向通孔中填充金属后形成从所述第一晶圆21表面延伸至所述第一晶圆21内部的第一导电结构211；然后，将第一芯片22键合于所述第一晶圆21上，且所述第一芯片22与所述第一导电结构211接触；然后，覆盖第一绝缘介质层23于所述第一晶圆21表面上，且所述第一绝缘介质层23掩埋所述第一芯片22；然后，在所述第一绝缘介质层23远离所述第一晶圆21的一侧形成将所述第一芯片22电引出的第一键合结构24。其中，通过在所述第一芯片22远离所述第一晶圆21一侧的第一绝缘介质层23表面开设暴露所述第一芯片22的通孔，向通孔中填充金属平坦化后形成所述第一键合结构24，所述第一键合结构24为混合键合结构；或者，向通孔中填充金属后形成所述第一键合结构24，所述第一键合结构24为微凸块键合结构。
67.所述第一芯片22的正面或背面与所述第一导电结构211键合。
68.按照步骤s2，参阅图5a，提供第二半导体器件a2，所述第二半导体器件a2包括第二晶圆31以及覆盖在所述第二晶圆31表面上的第二绝缘介质层33，所述第二晶圆31具有从所述第二晶圆31表面延伸至所述第二晶圆31内部的第二导电结构311，所述第二绝缘介质层33内嵌设有与所述第二导电结构311键合的第二芯片32。
69.并且，在所述第二绝缘介质层33远离所述第二晶圆31的一侧形成有将所述第二芯片32电引出的第二键合结构34，或者，所述第二晶圆31远离所述第二绝缘介质层33的一侧形成有与所述第二导电结构311接触并电连接的第三键合结构36，或者，在所述第二绝缘介质层33远离所述第二晶圆31的一侧形成有所述第二键合结构34且所述第二晶圆31远离所述第二绝缘介质层33的一侧形成有所述第三键合结构36。所述第二键合结构34和/或所述第三键合结构36与所述第一键合结构24制造方法相同。
70.所述第二芯片32的正面或背面与所述第二导电结构311键合。
71.其中，所述第一芯片22和所述第一导电结构211的数量均可以为多个，如图5a所示，每个所述第一芯片22与两个所述第一导电结构211键合；所述第二芯片32和所述第二导电结构311的数量均可以为多个，如图5a所示，每个所述第二芯片32与两个所述第二导电结构311键合。在其他实施例中，每个所述第一芯片22可以与一个或多个所述第一导电结构211键合，或者，至少两个所述第一芯片22与一个所述第一导电结构211键合；每个所述第二芯片32可以与一个或多个所述第二导电结构311键合，或者，至少两个所述第二芯片32与一个所述第二导电结构311键合。
72.按照步骤s3，将所述第一半导体器件a1与所述第二半导体器件a2键合。
73.其中，在所述步骤s2中，可以提供一个或至少两个所述第二半导体器件a2，所述第二半导体器件a2的数量越多，则在将所述第一半导体器件a1与所有的所述第二半导体器件a2键合之后，相同面积的晶圆上集成的芯片数量越多，从而使得系统的集成密度得到明显提高，实现超高集成密度的系统级封装结构。
74.所述第一半导体器件a1的所述第一键合结构24可以与所述第二半导体器件a2的
所述第二键合结构34或所述第三键合结构36键合，即所述第一半导体器件a1的第一芯片22所在的一侧可以与所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧键合。如图5b所示，所述第一半导体器件a1的所述第一键合结构24与所述第二半导体器件a2的所述第二键合结构34键合。
75.其中，若所述第一半导体器件a1的所述第一键合结构24与所述第二半导体器件a2的所述第二键合结构34键合，则图5a所示的所述第二半导体器件a2的形成步骤可以包括：首先，提供第二晶圆31；然后，形成从所述第二晶圆31表面延伸至所述第二晶圆31内部的第二导电结构311；然后，将第二芯片32键合于所述第二晶圆31上，且所述第二芯片32与所述第二导电结构311接触；然后，覆盖第二绝缘介质层33于所述第二晶圆31表面上，且所述第二绝缘介质层33掩埋所述第二芯片32；然后，在所述第二绝缘介质层33远离所述第二晶圆31的一侧形成将所述第二芯片32电引出的第二键合结构34。其中，通过在所述第二芯片32远离所述第二晶圆31一侧的第二绝缘介质层33中形成通孔，并向通孔中填充金属形成所述第二键合结构34。
76.若所述第一半导体器件a1的所述第一键合结构24与所述第二半导体器件a2的所述第三键合结构36键合，则所述第二半导体器件a2的形成步骤可以包括：首先，提供第二晶圆31；然后，形成从所述第二晶圆31表面延伸至所述第二晶圆31内部的第二导电结构311；然后，将第二芯片32键合于所述第二晶圆31上，且所述第二芯片32与所述第二导电结构311接触；然后，覆盖第三绝缘介质层35于所述第二晶圆31远离所述第二芯片32的表面上；然后，在所述第三绝缘介质层35中刻蚀形成凹槽并在部分厚度的所述第二晶圆31中刻蚀形成通孔，凹槽与通孔连通，且凹槽的横截面积大于通孔的横截面积，以暴露出所述第二导电结构311，并填充金属材料于凹槽和通孔中，以在所述第二晶圆31远离所述第二芯片32的一侧形成与所述第二导电结构311接触并电连接的第三键合结构36，所述第三键合结构36从所述第三绝缘介质层35中延伸至所述第二晶圆31内部，所述第二芯片32与所述第三键合结构36通过所述第二导电结构311电性连接。
77.并且，若提供至少两个所述第二半导体器件a2，则将所述第一半导体器件a1与所述第二半导体器件a2键合的步骤包括：首先，将其中一个所述第二半导体器件a2键合于所述第一半导体器件a1上；然后，将剩下的所述第二半导体器件a2依次键合于前一所述第二半导体器件a2上。
78.其中，前一所述第二半导体器件a2的所述二键合结构34或所述第三键合结构36与后一所述第二半导体器件a2的所述二键合结构34或所述第三键合结构36键合，即前一所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧与后一所述第二半导体器件a2的第二芯片32所在的一侧或者远离第二芯片32所在的一侧键合。如图5d和图5e所示，先将其中一个所述第二半导体器件a2的所述第二键合结构34键合于所述第一半导体器件a1的所述第一键合结构24上，所述第一半导体器件a1的所述第一晶圆21与键合的所述第二半导体器件a2的所述第二晶圆31之间至少包含由所述第一芯片22与所述第二芯片32构成的两层芯片；然后，将剩下的所述第二半导体器件a2的所述第二键合结构34与前一所述第二半导体器件a2的所述第三键合结构36键合，相邻的所述第二半导体器件a2的所述第二晶圆31之间至少包含由所述第二芯片32构成的一层芯片。
79.其中，若所述第一半导体器件a1的所述第一键合结构24与前一所述第二半导体器
件a2的所述第二键合结构34键合，则前一所述第二半导体器件a2的所述第三键合结构36与后一所述第二半导体器件a2键合，那么，如图5c所示，在将后一所述第二半导体器件a2键合于前一所述第二半导体器件a2上之前，形成所述第三键合结构36于前一所述第二半导体器件a2远离所述第一半导体器件a1的一侧中。
80.若所述第一半导体器件a1的所述第一键合结构24与所述第二半导体器件a2的所述第三键合结构36键合，则前一所述第二半导体器件a2的所述第二键合结构34与后一所述第二半导体器件a2键合，那么，在将后一所述第二半导体器件a2键合于前一所述第二半导体器件a2上之前，形成所述第二键合结构34于前一所述第二半导体器件a2远离所述第一半导体器件a1的一侧中。
81.其中，所述第一晶圆21或所述第二晶圆31可以为硅中介层(interposer)，或者，所述第一晶圆21和所述第二晶圆31均为硅中介层，所述硅中介层包括硅衬底以及形成在所述硅衬底上的重布线层(rdl)。其中，所述重布线层包括绝缘层以及形成于绝缘层中的金属层，金属层与硅衬底中形成的硅通孔(tsv)电连接。
82.此时，所述第一导电结构211或所述第二导电结构311可以为形成在所述硅衬底内的硅通孔(tsv)以及将所述硅通孔电引出的重布线层中的金属层的组合，或者，所述第一导电结构211和所述第二导电结构311均为形成在所述硅衬底内的硅通孔以及将所述硅通孔电引出的重布线层中的金属层的组合。
83.或者，所述第一晶圆21或所述第二晶圆31为硅衬底，或者，所述第一晶圆21和所述第二晶圆31均为硅衬底，此时，所述第一导电结构211或所述第二导电结构311为所述硅衬底表面延伸至所述硅衬底内部的硅通孔，或者，所述第一导电结构211和所述第二导电结构311均为所述硅衬底表面延伸至所述硅衬底内部的硅通孔。
84.在所述第一半导体器件a1中，所述第一芯片22与所述第一导电结构211可以混合键合(hybrid bongding)或者微凸块键合(micro-bump bongding)；和/或，在所述第二半导体器件a2中，所述第二芯片32与所述第二导电结构311可以混合键合或者微凸块键合；和/或，所述第一键合结构24、所述第二键合结构34、所述第三键合结构36均为混合键合结构或者均为微凸块键合结构。
85.所述第一绝缘介质层23、所述第二绝缘介质层33或所述第三绝缘介质层35可以为单层结构或至少两层堆叠的结构，或者，所述第一绝缘介质层23、所述第二绝缘介质层33和所述第三绝缘介质层35均为单层结构或至少两层堆叠的结构。
86.优选的，所述第一绝缘介质层23包括第一氧化层231和第一氮掺杂碳层232，且所述第一氮掺杂碳层232相比所述第一氧化层231更远离所述第一晶圆21；和/或，优选的，所述第二绝缘介质层33包括第二氧化层331和第二氮掺杂碳层332，且所述第二氮掺杂碳层332相比所述第二氧化层331更远离所述第二晶圆31。
87.或者，所述第一绝缘介质层23或所述第二绝缘介质层33为模封材料，或者，所述第一绝缘介质层23和所述第二绝缘介质层33均为模封材料。所述模封材料可以为环氧化物或树脂等。
88.从上述半导体器件的制造方法可知，所述半导体器件的制造方法包括：提供第一半导体器件，所述第一半导体器件包括第一晶圆以及覆盖在所述第一晶圆表面上的第一绝缘介质层，所述第一晶圆具有从所述第一晶圆表面延伸至所述第一晶圆内部的第一导电结
构，所述第一绝缘介质层内嵌设有与所述第一导电结构键合的第一芯片，且在所述第一绝缘介质层远离所述第一晶圆的一侧形成有将所述第一芯片电引出的第一键合结构；提供第二半导体器件，所述第二半导体器件包括第二晶圆以及覆盖在所述第二晶圆表面上的第二绝缘介质层，所述第二晶圆具有从所述第二晶圆表面延伸至所述第二晶圆内部的第二导电结构，所述第二绝缘介质层内嵌设有与所述第二导电结构键合的第二芯片；且在所述第二绝缘介质层远离所述第二晶圆的一侧形成有将所述第二芯片电引出的第二键合结构；将所述第一半导体器件与所述第二半导体器件键合；使得能够提高系统的集成密度，实现超高集成密度的系统级封装结构。
89.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。