一种数据传输装置、方法、存储器及存储系统与流程

1.本发明涉及存储器技术领域，尤其涉及一种数据传输装置、方法、存储器及存储系统。


背景技术：

2.随着存储器的发展，通常会采用数据掩码操作掩码在写入操作期间不需要写入存储器的数据。目前，数据掩码操作会影响在写入操作期间的有效数据的输入。


技术实现要素：

3.有鉴于此，本发明提供一种数据传输装置、方法、存储器及存储系统，通过设置一个后写入(post written)操作，将未能在写入操作期间输入存储器的一部分有效数据输入到存储器，以消除数据掩码操作对写入操作期间的有效数据输入的影响。
4.为达到上述目的，本发明的技术方案是这样实现的：
5.第一方面，本发明实施例提供一种数据传输装置，包括：后写入发生器，所述后写入发生器被配置为：在某一写入操作周期结束之后，生成后写入时钟信号，所述后写入时钟信号用于使待写入数据中的剩余数据能够被加载到存储器中的页缓存器；
6.其中，所述待写入数据为期望在所述写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。
7.在上述方案中，所述后写入发生器包括后写入使能组件和后写入时钟发生组件，其中，
8.所述后写入使能组件，用于在某一写入操作周期结束之后，生成有效的后写入使能信号，向所述后写入时钟发生组件发送所述有效的后写入使能信号；
9.所述后写入时钟发生组件，用于接收所述有效的后写入使能信号，基于所述后有效的写入使能信号开启，产生所述后写入时钟信号。
10.在上述方案中，所述后写入使能组件，还用于在所述后写入时钟信号满足要求时，生成失效的后写入使能信号，向所述后写入时钟组件发送所述失效的后写入时钟使能信号；
11.所述后写入时钟发生组件，还用于接收所述失效的后写入使能信号，基于所述失效的后写入使能信号关闭，停止产生所述后写入时钟信号。
12.在上述方案中，所述后写入使能组件包括d型触发器；所述d型触发器包括第一输入端、第二输入端以及输出端，其中；
13.所述第一输入端，用于输入命令锁存时钟信号；所述命令锁存时钟信号由命令锁存使能信号和命令/地址采样时钟信号生成；所述命令/地址采样时钟信号为采样所述存储器的数据总线上的命令、地址的时钟信号；
14.所述第二输入端，用于输入写入使能信号；
15.所述输出端，用于在所述命令锁存时钟信号和所述写入使能信号的作用下，生成有效的后写入使能信号，向所述后写入时钟发生组件发送所述有效的后写入使能信号。
16.在上述方案中，所述后写入时钟发生组件包括：状态机和后写入时钟振荡器，其中；
17.所述状态机，用于接收所述有效的后写入使能信号，基于所述有效的后写入使能信号生成触发指令；向所述后写入时钟振荡器发送所述触发指令；
18.所述后写入时钟振荡器，用于在接收到所述状态机发送的所述触发指令时，开始产生所述后写入时钟信号。
19.在上述方案中，所述状态机，还用于在所述后写入时钟信号满足要求时，生成退出信号，向所述后写入使能组件发送所述退出信号；所述退出信号用于使所述后写入使能组件生成失效的后写入使能信号；所述失效的后写入使能信号使所述状态机关闭；
20.所述后写入时钟振荡器，还用于：在所述状态机关闭后，停止产生所述后写入时钟信号；其中，所述后写入时钟信号满足要求为所述后写入时钟信号的上升沿或下降沿的数量达到预设阈值。
21.在上述方案中，所述数据传输装置还包括：数据串并转换器和写入数据转换器；其中，
22.所述数据串并转换器，用于将串行的所述剩余数据转换成具有关于一组写入时钟信号的第一时序对准的第一并行数据；向所述写入数据转换器发送所述第一并行数据；所述一组写入时钟信号由所述后写入时钟信号生成；
23.所述写入数据转换器，与所述数据串并转换器耦接，用于接收所述第一并行数据，并将所述第一并行数据传输到所述页缓存器。
24.在上述方案中，所述数据传输装置还包括掩码串并转换器，用于生成具有关于所述一组写入时钟信号的第二时序对准的并行的掩码数据；向所述写入数据转换器发送所述掩码数据；
25.所述写入数据转换器，与所述掩码串并转换器耦接，还用于：在所述数据串并转换器生成的第一并行数据中包含冗余数据时，接收所述掩码数据；利用所述掩码数据掩藏所述第一并行数据的所述冗余数据，获得有效数据；向所述页缓存器发送所述有效数据。
26.在上述方案中，所述数据传输装置还包括：时钟驱动器，所述时钟驱动器与所述数据串并转换器和所述掩码串并转换器耦接，用于基于所述后写入时钟信号生成所述一组写入时钟信号。
27.在上述方案中，所述数据传输装置还包括：地址发生器，用于基于地址信号生成加载时序信号；
28.所述时钟驱动器，还用于：基于所述后写入时钟信号和所述加载时序信号生成具有时序图案的所述一组写入时钟信号；所述时序图案用于控制将所述第一并行数据和所述掩码数据加载到所述写入数据转换器的加载时间。
29.在上述方案中，所述数据串并转换器与所述掩码串并转换器具有相同的结构、具有匹配的晶体管延迟和具有匹配的线延迟。
30.第二方面，本发明实施例提供一种数据传输方法，所述方法包括：
31.在某一写入操作周期结束之后，生成后写入时钟信号；
32.基于所述后写入时钟信号将待写入数据中的剩余数据加载到存储器的页缓存器；
33.其中，所述待写入数据为期望在写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。
34.在上述方案中，所述生成后写入时钟信号，包括：
35.在某一写入操作周期结束之后，生成有效的后写入使能信号；基于所述有效的后写入使能信号产生所述后写入时钟信号；
36.其中，所述有效的后写入使能信号基于命令锁存时钟信号和写入使能信号生成；所述命令锁存时钟信号由命令锁存使能信号和命令/地址采样时钟信号生成；所述命令/地址采样时钟信号为采样所述存储器的数据总线上的命令、地址的时钟信号。
37.在上述方案中，所述基于所述有效的后写入使能信号产生所述后写入时钟信号，包括：
38.基于所述有效的后写入使能信号生成触发指令；
39.基于所述触发指令开始产生所述后写入时钟信号；
40.在所述后写入时钟信号满足要求时，生成退出信号；
41.在基于退出信号获得失效的后写入使能信号的情况下，停止产生所述后写入时钟信号；其中，所述后写入时钟信号满足要求为所述后写入时钟信号的上升沿或下降沿的数量达到预设阈值。
42.在上述方案中，所述方法还包括：
43.将串行的所述剩余数据转换成具有关于一组写入时钟信号的第一时序对准的第一并行数据；所述一组写入时钟信号由所述后写入时钟信号生成；
44.将所述第一并行数据传输到所述页缓存器。
45.在上述方案中，所述方法还包括：
46.生成具有关于所述一组写入时钟信号的第二时序对准的并行的掩码数据；向所述写入数据转换器发送所述掩码数据；
47.在所述第一并行数据中包含冗余数据时，接收所述掩码数据；利用所述掩码数据掩藏所述第一并行数据的所述冗余数据，获得有效数据；
48.向所述页缓存器发送所述有效数据。
49.在上述方案中，所述方法还包括：
50.基于地址信号生成加载时序信号；
51.基于所述后写入时钟信号和所述加载时序信号生成具有时序图案的所述一组写入时钟信号；所述时序图案用于控制将所述第一并行数据和所述掩码数据加载到所述写入数据转换器的加载时间。
52.第三方面，本发明实施例还提供一种存储器，包括存储器单元阵列；以及被配置为能够并行地将数据写入所述存储器单元阵列的外围电路；其中，
53.所述外围电路包括上述任一项的数据传输装置。
54.第四方面，本发明实施例还提供一种存储系统，包括：一个或多个上述的存储器；以及耦接在所述存储器的存储器控制器；所述存储器控制器被配置为控制所述存储器的各种操作。
55.在上述方案中，所述存储系统是固态硬盘或存储卡。
56.本发明实施例提供一种数据传输装置、方法、存储器及存储系统。其中，所述数据传输装置包括：后写入发生器，所述后写入发生器被配置为：在某一写入操作周期结束之后，生成后写入时钟信号，所述后写入时钟信号用于使待写入数据中的剩余数据能够被加载到存储器中的页缓存器；其中，所述待写入数据为期望在所述写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。本发明实施例提供的数据传输装置，某一写入操作周期结束之后，没有数据加载所需的时钟信号时，通过设置一个后写入发生器，以产生后写入时钟信号，以此后写入时钟信号，将某一写入操作周期结束之后未能加载到页缓存器的剩余数据加载到页缓存器，将待写入数据全部加载到页缓存器中，从而保证写入到页缓存器中的数据的准确性以及完整性。
附图说明
57.当结合附图阅读时，从以下具体实施例方式中可以最好地理解本发明的方面。注意，根据工业汇总的标准实践，各种特征没有按照比例绘制。事实上，为了讨论的清楚，各特征的尺寸可以任意地增加或减小。
58.图1为本发明实施例提供的一种数据传输装置的结构示意图；
59.图2为本发明实施例提供的一种后写入发生器的结构示意图；
60.图3为本发明实施例提供的一种后写入使能组件和后写入时钟发生组件的结构及连接关系示意图；
61.图4为本发明实施例提供的后写入使能组件和后写入时钟发生组件生成后写入时钟信号的流程示意图；
62.图5为本发明实施例提供的生成后写入时钟信号的时序图；
63.图6为本发明实施例提供的串并转换器的功能框图；
64.图7为本发明实施例提供的时钟驱动器的功能框图；
65.图8为本发明实施例提供的基于时钟驱动器产生一组写入时钟信号的时序图；
66.图9为本发明实施例提供的基于后写入时钟信号生成的写入时钟信号的一种时序图；
67.图10为本发明实施例提供的在写入操作周期将待写入数据加载到页缓存器中的时序图；
68.图11为本发明实施例提供的在写入操作周期将待写入数据加载到页缓存器中的另一时序图；
69.图12为本发明实施例提供的基于图10所示的时序图的基础上将剩余数据写入页缓存器的一种时序图；
70.图13为本发明实施例提供的基于图11所示的时序图的基础上将剩余数据写入页缓存器的另一种时序图；
71.图14为本发明实施例提供的一种数据传输方法的流程示意图；
72.图15为本发明实施例提供的存储器的结构示意图；
73.图16为本发明实施例提供的包含外围电路的存储器的结构示意；
74.图17为本发明实施例提供的存储系统的结构示意图。
具体实施方式
75.以下公开提供了用于实施所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中，第一特征形成在第二特征之上或上可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括附加特征可以形成在第一特征与第二特征之间使得第一特征和第二特征可以不直接接触的实施例。另外，本发明可能在各种示例中重复参考数据和/或字母。这样重复是为了简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或构造之间的关系。
76.此外，诸如“在
……
之下”、“在
……
下方”、“下部”、“在
……
上方”、“上部”等空间相对术语在本中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应的解释。
77.在相关技术中，现在电子设备和系统包括用于各种数据存储器目的的高速半导体存储器，比如，随机存取存储器(ram)是可以以任何顺序读取和写入的一种类型的存储器，并且通常用于存储处理器可访问的工作数据和机器代码。再比如，动态随机存取存储器(dram)为一种能够动态访问的ram。再比如，nand存储器，也称为nand闪存，其为一种比硬盘驱动器更好的存储设备，结合了eppom的高密度和eeprom结构的变通性的优点，是一种广泛使用的非易失性存储器。为了在高速系统中能够被操作，dram已经被开发成同步动态随机存取存储器(sdram)。sdram包括外部供应的系统时钟协调的接口。系统时钟与整个系统处理速度同步，因此对sdram执行的读取和写入操作可以与系统时钟同步。sdram可以被分类为单倍数据速率(sdr)sdram和双倍数据速率(ddr)sdram。在sdr sdram中，可以在系统时钟的上升沿或下降沿(非两者)处读取和写入数据。在ddr sdram中，可以在系统时钟的上升沿和下降沿两处读取和写入数据。因此，ddr sdram可以具有系统时钟的频率二倍的数据带宽。同样的，nand闪存也可以设置成在系统时钟的上升沿或下降沿(非两者)处读取和写入数据，具有系统时钟的频率二倍的数据带宽。
78.在一些情况下，期望仅将数据流的一部分写入到存储器，以保证存储在存储器中的一些数据保持不变。一种解决方式是：写入掩码可以用于在写入操作期间对数据流进行掩码，并且阻止一些数据流达到应当保持不变的存储器单元，比如，nand闪存可以包含与每八个数据引脚相关联的数据掩码引脚，并且数据掩码引脚可以用于指示八个数据引脚上的八个数据位是否应当写入到存储器单元，具体来讲，数据掩码引脚处的掩码信号可以迫使与数据掩码引脚相关联的八个数据引脚上的八位数据从编程状态改变到擦除状态，以此局域擦除状态的输入数据将不被写入到存储器单元。同样的，dram也可以采用掩码数据对写入操作期间对数据流进行掩码，以阻止一些数据流达到应当保持不变的存储器单元。
79.经研究，申请人发现，由于数据掩码操作的影响，使得存储器包含的串并转换器在写入操作期间将会加载一些无效数据，比如，00h(16进制)等等。在加载这些无效数据的时候会消耗一些数据选通时钟信号(dqs_t/dqs_c)的有效写入周期，进而导致在写入操作期间本应加载的有效数据的一部分被剩余在数据管线(pipeline)中。为了解决上述技术问题，本发明实施例提供了一种数据传输装置，通过设置一个后写入操作，将未能在写入操作
期间输入存储器的一部分有效数据输入到存储器，以消除数据掩码操作对写入操作期间的有效数据输入的影响。
80.具体地，以下结合附图将详细的介绍本发明的技术方案。
81.图1为本发明实施例提供的一种数据传输装置的结构示意图。如图1所示，所述数据传输装置10包括：后写入发生器101，所述后写入发生器被配置为：在某一写入操作周期结束之后，生成后写入时钟信号，所述后写入时钟信号用于使待写入数据中的剩余数据能够被加载到存储器中的页缓存器20；
82.其中，所述待写入数据为期望在所述写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。
83.需要说明的是，基于前述申请人的发现，在某些情况下，在某一写入操作周期，期望加载到存储器的页缓存器的待写入数据，会有一部分(剩余数据)未被加载至所述页缓存器中。而在一个写入操作周期结束后，dqs时钟信号也会被停止，导致剩余数据因没有时钟信号可用而无法加载到页缓存器中，因此，为了解决这个情况，本发明实施例提供一种数据传输装置，其包含后写入发生器，该后写入发生器被配置为在一个写入操作周期结束后，生成后写入时钟信号，利用该后写入时钟信号将剩余数据加载至存储器的页缓存器20中。
84.对于后写入发生器101的结构，如图2所示，其示出本发明实施例提供的一种后写入发生器101的结构示意图。在图2中，所述后写入发生器包括后写入使能组件1011和后写入时钟发生组件1012，其中，
85.所述后写入使能组件，用于在某一写入操作周期结束之后，生成有效的后写入使能信号，向所述后写入时钟发生组件发送所述有效的后写入使能信号；
86.所述后写入时钟发生组件，用于接收所述有效的后写入使能信号，基于所述有效的后写入使能信号开启，产生所述后写入时钟信号。
87.在另一些实施例中，所述后写入使能组件，还用于在所述后写入时钟信号满足要求时，生成失效的后写入使能信号，向所述后写入时钟组件发送所述失效的后写入时钟使能信号；
88.所述后写入时钟发生组件，还用于接收所述失效的后写入使能信号，基于所述失效的后写入使能信号关闭，停止产生所述后写入时钟信号。
89.需要说明的是，这里后写入使能组件可以用于产生开启后写入时钟发生组件的有效后写入使能信号；还可以用于产生关闭后写入时钟发生组件的失效后写入使能信号，其中，有效的后写入使能信号和失效的后写入使能信号可以统称为后写入使能信号en_postwt。是有效的后写入使能信号和失效的后写入使能信号根据设计人员的定义。一种可选的方式可以为：在en_postwt处于高电平时，为有效的后写入使能信号，基于该有效的后写入使能信号使后写入时钟发生组件开启，开始产生后写入时钟信号；在en_postwt处于低电平时，为失效的后写入使能信号，基于该失效的后写入使能信号使后写入时钟发生组件关闭，停止产生后写入时钟信号。这里，后写入时钟信号的周期可以与正常写入时的dqs_t和dqs_c时钟信号的周期不同。
90.应该清楚的是，后写入时钟信号是在某一写入操作周期结束之后产生的，也就是，基于前述描述，在写入操作周期之后，为了将剩余数据写入时产生的，那么，后写入使能组
件1011产生有效的后写入使能信号或失效的后写入使能信号也需要有信号来触发才产生，而不是一直产生的。
91.在编程(或写入)流程中，en_write信号是写入使能信号，也就是说，在写入操作周期内，即使有dqs时钟，也需要在en_write信号有效的情况下，才能将数据加载到页缓存器。因此，可以使用一个特定的时钟信号去锁存en_write信号以便触发后写入使能组件1011产生有效的后写入使能信号，进而使能后写入时钟发生组件1012，以产生后写入时钟信号，从而开启后写入操作，从而基于产生的后写入时钟信号将剩余数据写入页缓存器20中。这样处理，可以在没有dqs时钟时，采用后写入时钟信号且在en_write信号有效的情况下，将剩余数据能够加载至页缓存器20。
92.这里，所说的特定的时钟信号可以由命令锁存使能(cle，command latch enable)信号和命令/地址采样时钟信号生成；所述命令锁存使能信号是在编程确认命令(pmc，program confirm command)发送的同时被发送的，用于锁存pmc。pmc是在编程(或写入)流程中数据输入之后发送的确认命令。所述命令/地址采样时钟信号为在有效时采样所述存储器的数据总线上的命令或地址的时钟信号，可以简称之为we_n。经过cle信号和we_n产生的所述特定的时钟信号可以称之为命令锁存时钟信号，采用符号clk_cle表示。基于前述描述，也就是，采用clk_cle锁存en_write以产生有效的后写入使能信号，以开启后写入操作。
93.具体的，对于后写入使能组件1011和后写入时钟生成组件1012的结构，一种可选的实施方式可以如图3所示，其示出本发明实施例提供的后写入使能组件和后写入时钟发生组件的结构示意图。
94.如图3所示，所述后写入使能组件可以采用d型触发器实现，也即：所述后写入使能组件包括d型触发器；所述d型触发器包括第一输入端、第二输入端以及输出端，其中；
95.所述第一输入端，用于输入命令锁存时钟信号；所述命令锁存时钟信号由命令锁存使能信号和命令/地址采样时钟信号生成；所述命令/地址采样时钟信号为采样所述存储器的数据总线上的命令、地址的时钟信号；
96.所述第二输入端，用于输入写入使能信号；
97.所述输出端，用于在所述命令锁存时钟信号和所述写入使能信号的作用下，生成有效的后写入使能信号，向所述后写入时钟发生组件发送所述有效的后写入使能信号。
98.如图3所示，所述后写入时钟发生组件可以包括：状态机和后写入时钟振荡器，其中；
99.所述状态机，用于接收所述有效的后写入使能信号，基于所述有效的后写入使能信号生成触发指令；向所述后写入时钟振荡器发送所述触发指令；
100.所述后写入时钟振荡器，用于在接收到所述状态机发送的所述触发指令时，开始产生所述后写入时钟信号。
101.在一些实施例中，所述状态机，还可以用于在所述后写入时钟信号满足要求时，生成退出信号，向所述后写入使能组件发送所述退出信号；所述退出信号用于使所述后写入使能组件生成失效的后写入使能信号；所述失效的后写入使能信号使所述状态机关闭；
102.所述后写入时钟振荡器，还用于：在所述状态机关闭后，停止产生所述后写入时钟信号；其中所述后写入时钟信号满足要求为所述后写入时钟信号的上升沿或下降沿的数量达到预设阈值。
103.需要说明的是，en_osc也就是状态机基于所述有效的后写入使能信号生成的触发指令。clk_postwt就是产生的所述后写入时钟信号。stmexit_n为在所述后写入时钟信号满足要求时状态机产生的退出信号。所说的后写入时钟信号满足要求也就是所述后写入时钟信号的上升沿或下降沿的数量达到预设阈值。其中，所述后写入时钟信号的上升沿或下降沿的计数可以但不限于由状态机完成。
104.后写入生成器101的具体工作流程可以参考图4和图5，图4为本发明实施例提供的后写入使能组件和后写入时钟发生组件生成后写入时钟信号的流程示意图；图5为本发明实施例提供的产生后写入时钟信号的时序图。
105.需要说明的是，图4中的dff也就是图3中的d类型触发器，其中，ck引脚也就是图3中所说的第一输入端；d引脚也就是图3中所说的第二输入端；图4中的输出端也即图3中的输出端；srt_n也就是接收stmexit_n信号的引脚。图5中，osc_clock表示的是有效的后写入使能信号下产生的后写入时钟信号；expected表示后写入时钟信号的上升沿或下降沿达到预设阈值时，发出用于启动状态退出逻辑工作的信号。
106.基于此，后写入生成器101的具体工作流程可以包括如下：在clk_cle与en_write的作用下，得到有效的en_postwt(比如如图5所示，高电平有效)，状态机启动逻辑开始工作产生en_osc，以使后写入时钟振荡器开始产生osc_clock，与此同时，状态机开始计数产生的osc_clock的上升沿或下降沿，在的osc_clock的上升沿或下降沿的数量达到预设阈值时，状态机退出逻辑工作产生stmexit_n信号，以使所述后写入使能组件生成失效的后写入使能信号(比如，如图5所示，低电平失效)以使所述状态机关闭，进而使后写入时钟发生组件停止生成osc_clock，此时，已经生成的、上升沿或下降沿数量达到预设阈值的后写入时钟信号为满足要求的所述后写入时钟信号clk_postwt。
107.在产生后写入时钟信号之后，具体如何将剩余数据加载至页缓存器。在一些实施例中，所述数据传输装置还包括：数据串并转换器102和写入数据转换器103；其中，
108.所述数据串并转换器，用于将串行的所述剩余数据转换成具有关于一组写入时钟信号的第一时序对准的第一并行数据；向所述写入数据转换器发送所述第一并行数据；所述一组写入时钟信号由所述后写入时钟信号生成；
109.所述写入数据转换器，与所述数据串并转换器耦接，用于接收所述第一并行数据，并将所述第一并行数据传输到所述页缓存器。
110.需要说明的是，数据串并转换器102输出并行数据，比如，data《63:0》。具体的，数据串并转换器102被配置为基于一组写入时钟信号(比如，第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)将串行的剩余数据(比如：dq《7:1》)转换成具有第一时序对准的第一并行数据(比如data《63:0》)。在一示例中，数据串并转换器102的电路结构可以参考图6所示。图6为本发明实施例提供的数据串并转换器102的电路结构示意图。
111.返回图1所示的数据传输装置，写入数据转换器103可以被配置为接收所述第一并行数据，并将所述第一并行数据传输到所述页缓存器20。
112.在一些实施例中，如图1所示，所述数据传输装置10还包括数据输入缓冲器107、时钟输入缓冲器108、地址输入缓冲器109以及地址锁存输入缓冲器110，其中，数据输入缓冲器107可以被配置为与来自时钟输入缓冲器108的数据选通信号dqs的转变同步地采样并且
缓冲数据入数据data。在示例中，数据data在8个引脚上接收，数据输入缓冲器107可以被配置为包含8个缓冲器，以分别采样并且缓冲8个引脚上的信号，并且数据输入缓冲器107可以在8个路径中的每一个路径上输出串行数据，8个路径上的串行数据由dq《7:0》示出。因此，数据选通信号dqs可以用于使输入数据data的采样同步，以生成串行数据dq《7:0》。应该注意，串行数据dq《7:0》包括并行的8个位流，并且8个位流中的每个位流是串行数据的位流。时钟输入缓冲器108可以被配置为接收并且整形数据选通信号dqs。地址输入缓冲器109以及地址锁存输入缓冲器110。
113.在一些实施例中，如图1所述，所述数据传输装置还包括掩码串并转换器104，用于生成具有关于所述一组写入时钟信号的第二时序对准的并行的掩码数据；向所述写入数据转换器发送所述掩码数据；
114.所述写入数据转换器103，与所述掩码串并转换器耦接，还用于：在所述数据串并转换器生成的第一并行数据中包含冗余数据时，接收所述掩码数据；利用所述掩码数据掩藏所述第一并行数据的所述冗余数据，获得有效数据；向所述页缓存器发送所述有效数据。
115.需要说明的是，由于数据串并转换器或者其他一些别的原因，在使用后写入时钟信号将剩余数据加载到页缓存器时，基于数据串并转换器获得的第一并行数据中包含冗余数据，为了不让这些冗余数据影响存储器的操作，本发明实施例利用设置的掩码串并转换器104生成掩码数据，与第一并行数据一起传输到写入数据转换器103中，写入数据转换器103利用所述掩码数据掩藏所述第一并行数据的所述冗余数据，获得有效数据，将该有效数据加载到页缓存器20中。
116.对于一组写入时钟信号的生成，在一些实施例中，如图1所示，所述数据传输装置还包括：时钟驱动器105，所述时钟驱动器105与所述数据串并转换器和所述掩码串并转换器耦接，用于基于所述后写入时钟信号生成所述一组写入时钟信号。
117.在一些实施例中，所述数据传输装置还包括：地址发生器106，用于基于地址信号生成加载时序信号；
118.所述时钟驱动器，还用于：基于所述后写入时钟信号和所述加载时序信号生成具有时序图案的所述一组写入时钟信号；所述时序图案用于控制将所述第一并行数据和所述掩码数据加载到所述写入数据转换器的加载时间。
119.需要说明的是，前述的数据串并转换器和掩码串并转换器被配置为基于同一组写入时钟信号进行操作，并且这一组写入时钟信号可以被配置为具有时序图案的写入时钟信号。该时序图案可以控制将所述第一并行数据和所述掩码数据加载到所述写入数据转换器的加载时间。这里时序图案是基于地址信号addr生成的加载时序信号生成的。比如，地址发生器106可以使用地址信号addr的三个最低有效位生成加载时序信号(比如，add《2:00》)。所述加载时序信号可以用于控制第一并行数据和掩码数据加载到写入数据转换器的时间。
120.在一些实施例中，该时钟驱动器105可以与时钟输入缓冲器108、地址发生器108、数据串并转换器102以及掩码串并转换器104耦接。在示例中，时钟驱动器105根据后写入时钟信号和加载时序信号生成一组写入时钟信号(比如，前述的第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)。
121.需要说明的是，在图1中所示的数据传输装置还可以包括：列解码器112、未示出的行地址解码器以及写入时钟驱动器111(将写入数据转换器输出的数据写入页缓存器所需
的时钟)等等。这些也是将待写入数据以及待写入数据中的剩余数据加载至页缓存器所需的元器件。
122.图6为本发明实施例提供的串并转换器的电路结构的示意图。在一些实施例中，前述的数据串并转换器以及掩码串并转换器均可以使用图6所示的串并转换器。如图6所示，串并转换电路300被配置为将输入位流in串并转换为8个并行的位流d0-d7。8个并行的位流d0-d7分别具有输入位流in的1/8位速率。输入位流in被称为串行数据，并且8个并行的位流d0-d7被称之为并行数据。在一些示例，数据串并转换器102包括8个串并转换电路300，8个串并转换电路300对dq《7:0》中的每一个进行串并转换，以生成64个并行的位流data《63:0》。在一些实施例中，掩码串并转换器104包括一个串并转换电路300，一个串并转换电路300对串行的掩码数据转换成并行的掩码数据，生成具有8个并行位流的掩码数据。
123.在图6中，串并转换电路300可以包括依次耦接的采样级310、第一移位级320、第三移位级330和输出级340，其中；
124.所述采样级310可以基于数据选通信号dqs或后写入时钟信号对输入位流in进行采样。需要说明的是，由于dqs与后写入时钟信号周期可能不一样，那么，基于dqs或后写入时钟信号对输入位流in进行采样，仅是采样的周期不同，其他均可类似。因此，对于串并转换电路300结构中每一个元器件的作用，仅以基于dqs对输入位流in进行采样为例以及后述的串并转换也以基于dqs采样的输入位流in为例进行说明。
125.也就是，在一些实施例中，采样级310可以包括：第一d触发器310_1和第二d触发器310_2，其中，第一d触发器310_1可以基于第一数据选通信号dqs_t对输入位流in进行采样；第二d触发器310_2可以基于第二数据选通信号dqs_c对输入位流in进行采样。在一些示例中，第一数据选通信号dqs_t和第二数据选通信号dqs_c具有被称为基本速率的相同采样速率。第二数据选通信号dqs_c相对于第一数据选通信号dqs_t相移180
°
。这样，输入位流in可以包括以基本速率的双倍速率传输的8位数据。在一示例中，第一d触发器310_1可以分别基于第一数据选通信号dqs_t的第一上升沿、第二上升沿、第三上升沿和第四上升沿对输入位流in的第一位、第三位、第五位和第七位(例如，d0、d2、d4和d6)进行采样，并且第二d触发器310_2可以基于第二数据选通信号dqs_c的第一上升沿、第二上升沿、第三上升沿和第四上升沿对输入位流in的第二数据位、第四数据位、第六数据位和第八数据位(例如，d1、d3、d5和d7)进行采样。之后，由采样级310采样的数据位被转发到第一移位级320。
126.第一移位级320包括耦接到采样级310的级联移位寄存器路径321-322，以基于第一写入时钟信号wt_x1对采样的数据位进行移位，并且在节点r0、f0、r1和f1处生成中间并行数据。例如，第一移位级320包括耦接到第一d触发器310_1的第一级联移位寄存器路径321，以基于第一写入时钟信号wt_x1对由第一d触发器310_1采样的数据位(例如，输入位流in的第一位、第三位、第五位和第七位(例如，d0、d2、d4和d6))进行移位，并且在节点r0和r1处生成中间并行数据。此外，第一移位级320包括耦接到第二d触发器310_2的第二级联移位寄存器路径322，以基于第一写入时钟信号wt_x1对由第二d触发器310_2采样的数据位(例如，输入位流in的第二数据位、第四数据位、第六数据位和第八数据位(例如，d1、d3、d5和d7))进行移位，并且在节点f0和f1处生成中间并行数据。在一些示例中，第一写入时钟信号wt_x1可以基于第一数据选通信号dqs_t和第二数据选通信号dqs_c生成，例如，具有与第一数据选通信号dqs_t和第二数据选通信号dqs_c相同的频率，并且第一写入时钟信号wt_x1
的上升沿可以被配置为相对于第一数据选通信号dqs_t和第二数据选通信号dqs_c的上升沿具有合适的相移。
127.在实施例中，第一级联移位寄存器路径321包括第一d触发器320_1和级联到第一d触发器320_1的第三d触发器320_3，并且第二级联移位寄存器路径322包括第二d触发器320_2和级联到第二d触发器320-2的第四d触发器320_4。第一d触发器320_1、第二d触发器320_2、第三d触发器320_3和第四d触发器320_4可以由第一写入时钟信号wt_x1触发。例如，在第一写入时钟信号wt_x1的第一上升沿处，第一d触发器320_1和第二d触发器320_2可以分别对输入位流in的第一位和第二位(例如，d0和d1)进行移位；并且在第一写入时钟信号wt_x1的第二上升沿处，第三d触发器320_3和第四d触发器320_4可以分别对输入位流in的第一位和第二位进行移位，并且第一d触发器320_1和第二d触发器320_2可以分别对输入位流in的第三位和第四位(例如，d2和d3)进行移位，因此分别在节点r1、f1、r0和f0处生成第一中间并行数据d0、d1、d2和d3。
128.此外，在第一写入时钟信号wt_x1的第三上升沿处，第一d触发器320_1和第二d触发器320_2可以分别对输入位流in的第五位和第六位(例如，d4和d5)进行移位；并且在第一写入时钟信号wt_x1的第四上升沿处，第三d触发器320_3和第四d触发器320_4可以分别对输入位流的第五位和第六位进行移位，并且第一d触发器320_1和第二d触发器320_2 10可以分别对输入位流的第七位和第八位(例如，d6和d7)进行移位，因此分别在节点r1、f1、r0和f0处生成第二中间并行数据d4、d5、d6和d7。
129.第二移位级330可以被配置为形成并行级联移位寄存器路径331-334，以基于第二写入时钟信号wt_x2对中间并行数据(例如，第一中间并行数据d0、d1、d2、d3和第二中间并行数据d4、d5、d6、d7)进行移位，并且分别在节点m1、n1、p1、q1、m0、n0、p0和q0处生成并行数据(例如，d0-d7)。例如，第二写入时钟信号wt_x2可以具有第一写入时钟信号wt_x1的周期的两倍的周期。换句话说，第二写入时钟信号wt_x2的频率是第一写入时钟信号wt_x1的一半。在实施例中，第二移位级330可以包括分别对中间并行数据进行移位的四个级联移位寄存器路径331-334。例如，第一级联移位寄存器路径331包括第一d触发器330_1和级联到第一d触发器330_1的第五d触发器330_5；第二级联移位寄存器路径332包括第二d触发器330_2和级联到第二d触发器330_2的第六d触发器330_6；第三级联移位寄存器路径333包括第三d触发器330_3和级联到第三d触发器330_3的第七d触发器330_7；并且第四级联移位寄存器路径334包括第四d触发器330_4和级联到第四d触发器330_4的第八d触发器330_8。第一d触发器330_1、第二d触发器330_2、第三d触发器330_3、第四d触发器330_4、第五d触发器330_5、第六d触发器330_6、第七d触发器330_7和第八d触发器330_8可以由第二写入时钟信号wt_x2触发。例如，在第二写入时钟信号wt_x2的第一上升沿处，第一d触发器330_1、第二d触发器330_2、第三d触发器330_3和第四d触发器330_4可以分别对输入位流in的第一位到第四位(d0、d1、d2、d3)进行移位；并且在第二写入时钟信号wt_x2的第二上升沿处，第五d触发器330_5、第六d触发器330_6、第七d触发器330_7和第八d触发器330_8可以分别对输入位流in的第一位到第四位进行移位，并且第一d触发器330_1、第二d触发器330_2、第三d触发器330_3和第四d触发器330_4可以分别对输入位流in的第五位到第八位(d4、d5、d6、d7)进行移位，因此分别在节点m1、n1、p1、q1、m0、n0、p0和q0处生成8个位流的并行数据，例如，d0、d1、d2、d3、d4、d5、d6和d7。
130.输出级340可以被配置为基于第三写入时钟信号wt_x4输出上述8个位流的并行数据。例如，第三写入时钟信号wt_x4可以具有第二写入时钟信号wt_x2的周期的两倍的周期。换句话说，第三写入时钟信号wt_x4的频率是第二写入时钟信号wt_x2的一半，并且是第一写入时钟信号wt_x1的四分之一。在实施例中，输出级340可以包括第一d触发器340_1、第二d触发器340_2、第三d触发器340_3、第四d触发器340_4、第五d触发器340_5、第六d触发器340_6、第七d触发器340_7和第八d触发器340_8，它们由第三写入时钟信号wt_x4触发。例如，在第三写入时钟信号wt_x4的第一上升沿处，第一d触发器340_1、第二d触发器340_2、第三d触发器340_3、第四d触发器340_4、第五d触发器340_5、第六d触发器340_6、第七d触发器340_7和第八d触发器340_8可以分别对节点m1、n1、p1、q1、m0、n0、p0和q0处的8个位流的并行数据(例如，d0、d1、d2、d3、d4、d5、d6和d7)进行移位，并且输出并行数据d0-d7。
131.图7是根据本公开的一些实施例的时钟驱动器105的功能框图。在图7的示例中，时钟驱动器105可以包括时钟分频器410和耦接到时钟分频器410的时序控制电路420。在实施例中，时钟分频器410可以包括第一d触发器411、将第一d触发器411的q端子反馈到第一d触发器411的d端子的第一反相器413、第二d触发器412以及将第二d触发器412的q端子反馈到第二d触发器412的d端子的第二反相器414。第一d触发器411可以由x1时钟信号clkx1触发，并且第二d触发器412可以由在第一d触发器411的q端子处输出的信号触发。例如，第一d触发器411和第二d触发器412可以被单沿触发。在操作之前，时钟分频器410可以通过例如低态有效信号清零，低态有效信号可以将时钟分频器410内的第一d触发器411和第二d触发器412两者清零。
132.在常规写入操作中，x1时钟信号clkx1可以与数据选通信号dqs同步，在x1时钟信号clkx1的第一上升沿处，第一d触发器411的q端子处的信号变为高(因为在第一d触发器411被低态有效信号清零之后，第一d触发器411的d端子处的信号为高)，并且第一d触发器411的d端子处的信号变为低；在x1时钟信号clkx1的第二上升沿处，第一d触发器411的q端子处的信号变为低，并且第一d触发器411的d端子处的信号变为高；并且在x1时钟信号clkx1的第三上升沿处，第一d触发器411的q端子处的信号返回为高，并且第一d触发器411的d端子处的信号返回为低。因此，x1时钟信号clkx1可以具有第一d触发器411的q端子处的信号的频率的二倍的频率，或第一d触发器411的q端子处的信号(即，x2时钟信号clkx2)可以具有x1时钟信号clkx1的周期的二倍的周期。类似地，第二d触发器412的q端子处的信号(即，x4时钟信号clkx4)可以具有x2时钟信号clkx2的周期的二倍并且x1时钟信号clkx1的周期的四倍的周期。在另一实施例中，时钟分频器410可以采用两个级联j-k触发器或两个级联t触发器代替第一d触发器411和第二d触发器412，并且因此可以省略第一反相器413和第二反相器414。
133.在一些实施例中，在写入操作周期中，时序控制电路420可以通过组合由时钟分频器410根据加载时序信号(例如，add《2:0》)生成的x1时钟信号clkx1、x2时钟信号clkx2和x4时钟信号clkx4来生成一组写入时钟信号(比如，第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)。例如，时序控制电路420可以包括各种时序和逻辑部件(例如，and、or和not、多路复用器、多路分配器、触发器等)的组合。
134.图8为本发明实施例提供的基于时钟驱动器105提供的产生的写入时钟信号的时序图800。在图8所示的时序图800，x1时钟信号clkx1可以与数据选通信号dqs，时钟分频器
410可以生成具有x1时钟信号clkx1的周期的二倍的周期的x2时钟信clkx2、以及具有x1时钟信号clkx1的周期的四倍的周期的x4时钟信号clkx4，并且时序控制电路420可以生成与x1时钟信号clkx1同步的第一写入时钟信号wt_x1，通过使x2时钟信号clkx2反相来生成第二写入时钟信号wt_x2，并且根据起始加载位置信号add《2:0》生成第三写入时钟信号wt_x4。图8中所示的时序图800示出了，在加载时序信号add《2:0》为“000”时(如810所示)，第三写入时钟信号wt_x4可以在第一写入时钟信号wt_x1的三个周期过去之后开始，并且在加载时序信号add《2:0》为“100”时(如820所示)，第三写入时钟信号wt_x4可以在第一写入时钟信号wt_x1的一个周期过去之后开始。根据本发明的一些其他实施例，在起始加载位置信号add《2:0》为“001”、“010”和“011”时，第三写入时钟信号wt_x4可以分别在第一写入时钟信号wt_x1的两个半(2.5)、两个和一个半(1.5)周期之后开始。
135.需要说明的是，前述图7和图8仅示例的展示了产生一组写入时序的示意图。而在一些实施例中，在后写入操作期间，clkx1与产生的后写入时钟信号同步，时钟驱动器105中时钟分频器410包含的第一d触发器411是不工作的，外部的clkx1直接接入时序控制电路420的clkx2，产生与后写入时钟信号同步的第二写入时钟信号wt_x2(此时的第二写入时钟信号以及后续的第三写入时钟信号是基于后写入时钟信号产生的，用于将剩余数据写入页缓存器)；x4时钟信号clkx4为二倍的周期的x2时钟信clkx2；根据起始加载位置信号add《2:0》生成第三写入时钟信号wt_x4，比如，add《2:0》为“000”时，第三写入时钟信号wt_x4如图12中1201所示；再比如，add《2:0》为“100”时，第三写入时钟信号wt_x4如图13中1301所示。后写入时钟信号中没有第一写入时钟信号wt_x1，也就是说，在后写入操作中，起作用的时钟信号为：与后写入时钟信号同步的第二写入时钟信号wt_x2，以及是后写入时钟信号周期二倍的第三写入时钟信号wt_x4。基于这两个写入时钟信号将剩余数据进行串并转换，进而写入到页缓存器中。具体地，产生后写入时钟信号的一种示例性时序图，如图9所示(与图13中的1301所示相同)。
136.图10为本发明实施例提供的在写入操作周期将待写入数据加载到页缓存器中的时序图1000。需要说明的是，由于本发明实施例提供的后写入操作是在写入操作周期之后的进行的，那么，在后写入之前的写入操作周期内，待写入数据是如何被加载至页缓存器的，具体的实施过程如下：在实施例中，数据串并转换器102包括串并转换器电路结构300的八个复制版本，以分别对8个位流dq《7:0》进行串并转换，并且掩码串并转换器104包括串并转换器电路结构300的一个复制版本，以对串行掩码图案进行串并转换。数据串并转换器102和掩码串并转换器104可以由相同一组写入时钟信号(例如，图8所示的第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)触发。例如，第一移位级320可以由第一写入时钟信号wt_x1触发，并且第二移位级330可以由第二写入时钟信号wt_x2触发，并且输出级340可以由第三写入时钟信号wt_x4触发。
137.在一些示例中，时钟驱动器105的时钟分频器410可以基于基础时钟信号(比如，与数据选通信号dqs同步)生成x1时钟信号clkx1、x2时钟信号clkx2和x4时钟信号clkx4，并且时序控制电路420可以通过根据起始加载位置的加载时序信号add《2:0》组合x1时钟信号clkx1、x2时钟信号clkx2和x4时钟信号clkx4来生成一组写入时钟信号(例如，第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)。例如，基础时钟信号可以与数据选通信号dqs(例如，数据选通信号dqs_t和数据选通信号dqs_c)同步。
138.在实施例中，加载时序信号add《2:0》可以指示用于写入的位流中的起始位置，并且可以指示不需要重新加载的页缓存器。在一些示例中，第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4基于加载时序信号add《2:0》生成，并且第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4控制串并转换器电路结构300，以使位流中的位移位并且形成并行数据。
139.在图10的示例中，dq《7:0》表示8个并行位流，并且每个位流包括二进制数据的串行流。例如，h0表示分别是8个并行位流的第一位的8个并行位；h1表示分别是8个并行位流的第二位的8个并行位；h2表示分别是8个并行位流的第三位的8个并行位；h3表示分别是8个并行位流的第四位的8个并行位；等等。在一些示例中，参考地址信号的稳定时间(例如add《2:0》)来提取h0。例如，h0是响应于add《2:0》被稳定而来自8个并行输入位流dq《7:0》的第一8个并行位，如1001所示。
140.在图10的示例中，data《63:0》表示通过对dq《7:0》进行串并转换而生成的64个并行位流；dmask_n《7:0》表示8个并行位，“ff”表示8个并行二进制位“11111111”的十六进制；data_bf《63:0》表示作为data《63:0》与dmask_n《7:0》的组合的有效数据的64个并行位流。例如，串行掩码图案中的每一位具有在8个并行位流中的每一个中的对应位。因此，dmask_n《7:0》中的第一位dmask_n《0》用于掩码data《63:0》的第一8位data《7:0》；第二位dmask_n《1》用于掩码第二8位data《15:8》；第三位dmask_n《2》用于掩码第三8位data《23:16》；第四位dmask_n《3》用于掩码第四8位data《31:24》；第五位dmask_n《4》用于掩码第五8位data《39:32》；第六位dmask_n《5》用于掩码第六8位data《47:40》；第七位dmask_n《6》用于掩码第七8位data《55:48》；并且第八位dmask_n《7》用于掩码第八8位data《63:56》。
141.在图6的示例中，加载时序信号add《2:0》是“000”，并且第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4的时序图案基于加载时序信号add《2:0》生成，如1010所示。图10的时序图1000示出了，第一写入时钟信号wt_x1可以与基础时钟信号(即，由时钟分频器410生成的x1时钟信号clkx1)同步，基础时钟信号与数据选通信号dqs_t和/或数据选通信号dqs_c同步。
142.在图10的示例中，基础时钟信号或数据选通信号dqs_t和/或数据选通信号dqs_c具有基本时钟速率(在数据采样的上下文中还被称为采样速率)，并且dq《7:0》以基本时钟速率的双倍速率传输。数据选通信号dqs_t和数据选通信号dqs_c具有相同的采样速率，并且具有彼此大约180
°
的相移。数据选通信号dqs_t和数据选通信号dqs_c用于例如使用采样级310中的电路结构对dq《7:0》进行采样。例如，响应于数据选通信号dqs_t的上升沿，分别采样h0、h2、h4、h6、h8、h10、h12、h14
…
；并且响应于数据选通信号dqs_c的上升沿，分别采样h1、h3、h5、h7、h9、h11、h13、h15
…
。
143.第一写入时钟信号wt_x1用于例如串并转换器电路结构300的八个复制版本的第一移位级320中，以分别对8个位流dq《7:0》进行串并转换；第二写入时钟信号wt_x2用于例如串并转换器电路结构300的八个复制版本的第二移位级330中，以分别对8个位流dq《7:0》进行串并转换；并且第三写入时钟信号wt_x4用于例如串并转换器电路结构300的八个复制版本的输出级340中，以分别对8个位流dq《7:0》进行串并转换。
144.第一写入时钟信号wt_x1用于例如串并转换器电路结构300的第一移位级320中，以对串行掩码图案进行串并转换；第二写入时钟信号wt_x2用于例如串并转换器电路结构
300的第二移位级330中，以对串行掩码图案进行串并转换；并且第三写入时钟信号wt_x4用于例如串并转换器电路结构300的输出级340中，以对串行掩码图案进行串并转换。
145.在图10的示例中，响应于第三写入时钟信号wt_x4的第一上升沿，分别对8个位流dq《7:0》进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出data《63:0》中的64个并行位，例如，由“h7 h6 h5 h4 h3 h2 h1 h0”所示；并且响应于第三写入时钟信号wt_x4的第一上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出dmask_n《7:0》中的8位，例如，由“ff”所示。data《63:0》中的64个并行位和dmask_n《7:0》中的8位组合以生成data_bf《63:0》中的64个并行位，如由“h7 h6 h5 h4 h3 h2 h1 h0”所示。例如，dmask_n《0》与h0(data《7:0》)相关联，并且可以分别对data《7:0》中的每一位执行与dmask_n《0》的逻辑and运算。
146.在图10的示例中，响应于第三写入时钟信号wt_x4的第二上升沿，分别对8个位流dq《7:0》进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出data《63:0》中的64个并行位，例如，由“h15 h14 h13 h12 h11 h10 h9 h8”所示；并且响应于第三写入时钟信号wt_x4的第二上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出dmask_n《7:0》中的8位，例如，由“ff”所示。data《63:0》中的64个并行位和dmask_n《7:0》中的8位组合以生成data_bf《63:0》中的64个并行位，如由“h15 h14 h13 h12 h11 h10 h9 h8”所示。例如，dmask_n《0》与h8相关联，并且可以分别对h8中的每一位执行与dmask_n《0》的逻辑and运算。
147.然后，第三写入时钟信号wt_x4通过写入时钟驱动器111产生将写入数据转换器103转换的64位并行的待写入数据的时钟信号clk_pb，基于该时钟信号clk_pb以及地址信号将64位并行的待写入数据写入到页缓存器。
148.图11是根据本公开的一些实施例的另一时序图700。图7与图6的不之处在于，图10示出了其中加载时序信号add《2:0》为“000”的数据掩码电路200的时序图，而图11示出了其中加载时序信号add《2:0》为“100”的数据掩码电路200的时序图。在图11的示例中，加载时序信号add《2:0》是“100”，并且第一写入时钟信号wt_x1、第二写入时钟信号wt_x2和第三写入时钟信号wt_x4的时序图案基于加载时序信号add《2:0》生成，如1110所示。
149.在图11的示例中，响应于第三写入时钟信号wt_x4的第一上升沿，分别对8个位流dq《7:0》进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以输出data《63:0》中的64个并行位，例如，由“h3h2h1h000000000”所示；并且响应于第三写入时钟信号wt_x4的第一上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以输出dmask_n《7:0》中的8位，例如，由“f0”所示。data《63:0》中的64个并行位和dmask_n《7:0》中的8位组合以生成data_bf《63:0》中的64个并行位，如由“h3h2h1h000000000”所示。例如，dmask_n《4》与h0(data《39:32》)相关联，并且可以分别对data《39:32》中的每一位执行与dmask_n《4》的逻辑and运算。
150.在图11的示例中，响应于第三写入时钟信号wt_x4的第二上升沿，分别对8个位流dq《7:0》进行串并转换的串并转换器电路结构300的八个复制版本的输出级340可以在data《63:0》中输出64个并行位，例如，由“h11h10h9h8h7h6h5h4”所示；并且响应于第三写入时钟信号wt_x4的第二上升沿，对串行掩码图案进行串并转换的串并转换器电路结构300的输出级340可以在dmask_n《7:0》中输出8位，例如，由“ff”所示。data《63:0》中的64个并行位和
dmask_n《7:0》中的8位组合以生成data_bf《63:0》中的64个并行位，如由“h11h10h9h8h7h6h5h4”所示。例如，dmask_n《0》与h4相关联，并且可以分别对h4中的每一位执行与dmask_n《0》的逻辑and运算。
151.此外，加载时序信号add《2:0》还可以是“001”、“010”、“011”、“101”、“110”或“111”。根据本公开的一些实施例，例如，在第三写入时钟信号wt_x4的第一上升沿处，add《2:0》、data《63:0》和dmask_n《7:0》之间的关系可以如下表1中所示。在表示1中，“h0”、“h1”、“h2”、“h3”、“h4”、“h5”、“h6”、“h7”和“h8”中的每一个表示来自8个并行输入位流dq《7:0》的8个并行位。在一些示例中，参考add《2:0》的稳定时间来提取“h0”、“h1”、“h2”、“h3”、“h4”、“h5”、“h6”、“h7”和“h8”。例如，h0是响应于add《2:0》被稳定而来自于8个并行输入位流dq《7:0》的第一8个并行位。此外，“00”、“ff”、“fe”、“fc”、“f8”、“f0”、“e0”、“c0”和“80”是十六进制的值(hex)。如表1中所示，在一些示例中，add《2:0》可以用于控制用于加载到存储器单元的位流(例如，8个并行位流中的每一个)中的起始位，并且起始位之前的位不需要加载到页缓存器。此外，在一些示例中，可以相应地生成掩码图案。
152.然后，第三写入时钟信号wt_x4通过写入时钟驱动器111产生将写入数据转换器103转换的64位并行的待写入数据的时钟信号clk_pb，基于该时钟信号clk_pb以及地址信号将64位并行的待写入数据写入到页缓存器。
153.表1
[0154][0155]
[0156]
在写入操作周期结束后，为了将剩余数据写入页缓存器，根据上述描述的步骤及元器件，启动后写入操作，具体的如何将基于后写入时钟信号写入页缓存器，参见图12和图13。
[0157]
图12为本发明实施例提供的基于图10所示的时序图的基础上将剩余数据写入页缓存器的一种时序图。需要说明的是，这里需要的是一组后写入时钟信号为：与后写入时钟信号同步的第二写入时钟信号wt_x2，以及是后写入时钟信号周期二倍的第三写入时钟信号wt_x4，具体如图12中的1201所示。这是与写入操作中的不同之处，除此之外，数据被加载至页缓存器的过程相似，在此可以不再赘述，具体过程参见如图12所示，在写入操作周期时，时钟信号dqs_t和dqs_c是存在的，待写入数据被正常写入，并进行掩码操作，具体操作参见对于图10的时序图的描述。由于前述描述的原因，写入操作周期中，掩码操作会消耗dqs_t和dqs_c的有效电平，这样，导致待写入数据中的剩余数据未被加载至页缓存器中，而此时dqs_t和dqs_c也已经停止，因此基于本发明实施例提供的后写入操作启动，产生后写入时钟信息，产生一组写入时钟信号(比如，图12中1201所示的第二写入时钟信号wt_x2和第三写入时钟信号wt_x4)，将剩余数据写入页缓存器中，具体写入过程与前述图10的时序图中的操作相似，仅是提取数据的时序不同而已，在此不再赘述。在图12中，hx表示剩余数据。
[0158]
需要说明的是，在后写入操作过程中，由于串并转换电路的特性以及其他原因导致转换后的并行的剩余数据中包含冗余数据，要想消除冗余数据的影响，需要进行掩码操作，而此时的掩码数据与前述的写入操作中的掩码数据是不一样的，根据经验可知，待写入数据中最多只有8byte的剩余数据，基于此，后写入操作的掩码数据与加载时序信号add《2:0》之间的对应关系具体如下表2所示。
[0159]
表2
[0160][0161]
也就是说，比如，图12中，在add《2:0》为000时，后写入操作的掩码数据就是00h。
[0162]
图13为本发明实施例提供的基于图11所述的时序图的基础上将剩余数据写入页缓存器的另一种时序图。这里的写入操作与后写入操作与前述各种操作的流程基本相似，在此不再赘述。需要说明的是，不用与前述的地方在于，这里，1301表示一组写入时钟信号；add《2:0》为100，对应的掩码数据就为0fh。
[0163]
本发明实施例提供一种数据传输装置，某一写入操作周期结束之后，没有数据加载所需的时钟信号时，通过设置一个后写入发生器，以产生后写入时钟信号，以此后写入时钟信号，将某一写入操作周期结束之后未能加载到页缓存器的剩余数据加载到页缓存器，将待写入数据全部加载到页缓存器中，从而保证写入到页缓存器中的数据的准确性以及完整性。
[0164]
基于相同的发明构思，如图14所示，本发明实施例还提供一种数据传输方法，所述方法可以包括：
[0165]
s1401：在某一写入操作周期结束之后，生成后写入时钟信号；
[0166]
s1402：基于所述后写入时钟信号将待写入数据中的剩余数据加载到存储器的页缓存器；
[0167]
其中，所述待写入数据为期望在写入操作周期加载到所述页缓存器中的数据；所述剩余数据为在所述写入操作周期所述待写入数据中未能加载到所述页缓存器的数据。
[0168]
在一些实施例中，所述生成后写入时钟信号，包括：
[0169]
在某一写入操作周期结束之后，生成有效的后写入使能信号；基于所述有效的后写入使能信号产生所述后写入时钟信号；
[0170]
其中，所述有效的后写入使能信号基于命令锁存时钟信号和写入使能信号生成；所述命令锁存时钟信号由命令锁存使能信号和命令/地址采样时钟信号生成；所述命令/地址采样时钟信号为采样所述存储器的数据总线上的命令、地址的时钟信号。
[0171]
在一些实施例中，所述基于所述有效的后写入使能信号产生所述后写入时钟信号，包括：
[0172]
基于所述有效的后写入使能信号生成触发指令；
[0173]
基于所述触发指令开始产生所述后写入时钟信号；
[0174]
在所述后写入时钟信号满足要求时，生成退出信号；
[0175]
在基于退出信号获得失效的后写入使能信号的情况下，停止产生所述后写入时钟信号；其中，所述后写入时钟信号满足要求为所述后写入时钟信号的上升沿或下降沿的数量达到预设阈值。
[0176]
在一些实施例中，所述方法还包括：
[0177]
将串行的所述剩余数据转换成具有关于一组写入时钟信号的第一时序对准的第一并行数据；所述一组写入时钟信号由所述后写入时钟信号生成；
[0178]
将所述第一并行数据传输到所述页缓存器。
[0179]
在一些实施例中，所述方法还包括：
[0180]
生成具有关于所述一组写入时钟信号的第二时序对准的并行的掩码数据；向所述写入数据转换器发送所述掩码数据；
[0181]
在所述第一并行数据中包含冗余数据时，接收所述掩码数据；利用所述掩码数据掩藏所述第一并行数据的所述冗余数据，获得有效数据；
[0182]
向所述页缓存器发送所述有效数据。
[0183]
在一些实施例中，所述方法还包括：
[0184]
基于地址信号生成加载时序信号；
[0185]
基于所述后写入时钟信号和所述加载时序信号生成具有时序图案的所述一组写
入时钟信号；所述时序图案用于控制将所述第一并行数据和所述掩码数据加载到所述写入数据转换器的加载时间。
[0186]
需要说明的是，此处的数据传输方法与前述数据传输装置属于同样的发明创造，该出出现的各种名词在前述的数据传输装置中均以详细解释，在此同样适用，不再一一赘述。
[0187]
本发明实施例还提供一种存储器，包括：存储器单元阵列；
[0188]
以及被配置为能够并行地将数据写入所述存储器单元阵列的外围电路；其中，
[0189]
所述外围电路包括：前述任一项所述的数据传输装置。
[0190]
在一些实施例中，所述存储器单元阵列为三维nand闪存阵列。
[0191]
需要说明的是，如图15所示，存储器150可以包括存储器单元阵列1501和耦接到存储器单元阵列1501的外围电路1502，其中，存储器单元阵列1501可以是nand闪存存储器单元阵列，其中，存储晶体管1506以nand存储单元串1508的阵列的形式提供，每个nand存储单元串1508在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个nand存储单元串1508包括串联耦接并且垂直地堆叠的多个存储晶体管1506(也可以简称为存储单元)。每个存储晶体管1506可以保持连续模拟值，例如，电压或电荷，其取决于在存储晶体管1506的区域内捕获的电子的数量。每个存储晶体管1506可以是包括浮栅晶体管的浮栅类型的存储晶体管，或者是包括电荷捕获晶体管的电荷捕获类型的存储晶体管。
[0192]
上面讨论的每一个存储晶体管1506可以是单级存储单元或者多级存储单元，其中，单级存储单元可以是能够存储1个比特(bit)的单级单元(slc)；多级存储单元可以是能够存储2个bit的多级单元(mlc)，能够存储3个bit的三级单元(tlc)，能够存储4个bit的四级单元(qlc)，能够存储5个bit的五级单元(plc)等等。
[0193]
再返回如图15中所示，每个nand存储单元串1508可以包括在其源极端处的源极选择栅极(ssg)1510和在其漏极端处的漏极选择栅极(dsg)1512。ssg1510和dsg1512可以被配置为在读取和编程操作期间激活选定的nand存储单元串1508(阵列的列)。在一些实施方式中，同一块1504中的nand存储单元串1508的源极通过同一源极线(sl)1514(例如，公共sl)耦接。换句话说，根据一些实施方式，同一块1504中的所有nand存储单元串1508具有阵列公共源极(acs)。根据一些实施方式，每个nand存储单元串1508的dsg 1512耦接到相应的位线1516，可以经由输出总线(未示出)从位线1516读取或写入数据。在一些实施方式中，每个nand存储单元串1508被配置为通过经由一个或多个dsg线1513将选择电压(例如，高于具有dsg1512的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的dsg1512和/或通过经由一个或多个ssg线1514将选择电压(例如，高于具有ssg 1510的晶体管的阈值电压)或取消选择电压(例如，0v)施加到相应的ssg 1510而被选择或被取消选择。
[0194]
再如图15所示，nand存储单元串1508可以被组织为多个块1504，多个块1504的每一个可以具有公共源极线1514(例如，耦接到地)。在一些实施方式中，每个块1504是用于擦除操作的基本数据单位，即，同一块1504上的所有存储晶体管1506同时被擦除。为了擦除选定块1504中的存储晶体管1506，可以用擦除电压(vers)(例如，高正电压(例如，20v或更高))偏置耦接到选定块1504以及与选定块1504在同一面中的未选定块1504的源极线1514。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。同一层的nand存储单元串1508的存储晶体管1506
可以通过字线1518耦接，一个字线1518耦接的所有存储单元组成一个存储器单元层。字线1518选择存储晶体管1506的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线1518耦接到存储晶体管1506的页1520，页1520是用于编程操作的基本数据单位。以位为单位的一页1520的大小可以与一个块1504中由字线1518耦接的nand存储单元串1508的数量相关。每个字线1518可以包括在相应页1520中的每个存储晶体管1506处的多个控制栅极(栅极电极)以及耦接控制栅极的栅极线。
[0195]
返回参考图15，外围电路1502可以通过位线1516、字线1518、源极线1514、ssg线1514和dsg线1513耦接到存储器单元阵列1501。外围电路1502可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线1516、字线1518、源极线1514、ssg线1514和dsg线1513将电压信号和/或电流信号施加到每个目标存储晶体管1506以及从每个目标存储晶体管1506感测电压信号和/或电流信号来促进存储器单元阵列1501的操作。外围电路1502可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的外围电路。例如，图16示出了一些示例性外围电路，外围电路1502包括页缓冲器/感测放大器1604、列解码器/位线驱动器1606、行解码器/字线驱动器1608、电压发生器1610、控制逻辑单元1612、寄存器1614、接口1616和数据总线1618。应当理解，在一些示例中，还可以包括图16中未示出的附加外围电路。
[0196]
页缓冲器/感测放大器1604可以被配置为根据来自控制逻辑单元1612的控制信号从存储器单元阵列1501读取数据以及向存储器单元阵列1501编程(写入)数据。在一个示例中，页缓冲器/感测放大器1604可以存储要被编程到存储器单元阵列1501的一个页1520中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器1604可以执行编程验证操作，以确保数据已经被正确地编程到耦接到选定字线1518的存储晶体管1506中。在又一示例中，页缓冲器/感测放大器1604还可以感测来自位线1516的表示存储在存储晶体管1506中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器1606可以被配置为由控制逻辑单元1612控制，并且通过施加从电压发生器1610生成的位线电压来选择一个或多个nand存储单元串1508。
[0197]
行解码器/字线驱动器1608可以被配置为由控制逻辑单元1612控制，并且选择/取消选择存储器单元阵列1501的块1504并且选择/取消选择块1504的字线1518。行解码器/字线驱动器1608还可以被配置为使用从电压发生器1610生成的字线电压来驱动字线1518。在一些实施方式中，行解码器/字线驱动器1608还可以选择/取消选择并且驱动ssg线1514和dsg线1513。如下文详细描述的，行解码器/字线驱动器1608被配置为对耦接到(一个或多个)选定字线1518的存储晶体管1506执行擦除操作。电压发生器1610可以被配置为由控制逻辑单元1612控制，并且生成要被供应到存储器单元阵列1501的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
[0198]
控制逻辑单元1612可以耦接到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器1614可以耦接到控制逻辑单元1612，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(op码)和命令地址。接口1616可以耦接到控制逻辑单元1612，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑单元1612，以及缓冲从控制逻辑单元1612接收的状态信息并且将其中继到主机。接口1616还可以经由数据总线1618耦接到
列解码器/位线驱动器1606，并且充当数据i/o接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列1501或从存储器单元阵列1501中继或缓冲数据。应该说明的是，本发明实施例提供数据传输装置包含于存储器的外围电路，并且位于前述的接口1616处。
[0199]
需要说明的是，此处的存储器包含前述的数据传输装置及方法，因此，二者具有相同的技术特征，该存储器中出现的名词在前述中的数据传输装置及方法中均以详细解释，在此同样适用，不再一一赘述。
[0200]
如图17所示，本发明实施例还提供一种存储系统170，包括：一个或多个前述的存储器150；以及耦接在所述存储器的存储器控制器1701；所述存储器控制器被配置为控制所述存储器的各种操作。
[0201]
需要说明的是，所述的存储器可以是任何存储器，比如，nand闪存存储器(如三维(3d)nand闪存存储器)。存储器控制器耦接到存储器，并且被配置为控制存储器，比如，存储器控制器可以管理存储在存储器中的数据，并与存储系统耦接的主机通信。在一些实施例中，存储器控制器被设计为用于在低占空比环境中操作，比如在安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等低占空比环境的电子设备中使用的其他介质。在一些实施例中，存储器控制器被设计为用于在高占空比环境中操作，比如ssd或嵌入式多媒体卡(emmc)，其中ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等高占空比环境的移动设备的数据储存器以及企业存储器单元阵列。存储器控制器可以被配置为控制存储器的操作，例如读取、擦除和编程操作。存储器控制器还可以被配置为管理关于存储在或要存储在存储器中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器还被配置为处理关于从存储器读取的或者被写入到存储器的数据的纠错码(ecc)。存储器控制器还可以执行任何其他合适的功能，例如，格式化存储器。存储器控制器可以根据特定通信协议与外部设备(例如，耦接的主机)通信。例如，存储器控制器可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
[0202]
存储器控制器和一个或多个存储器可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(ufs)封装或emmc封装)中。也就是说，存储系统可以实施并且封装到不同类型的终端电子产品中。在一个示例中，存储器控制器和单个存储器可以集成到存储器卡中。存储器卡可以包括pc卡(pcmcia，个人计算机存储器卡国际协会)、cf卡、智能媒体(sm)卡、存储器棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储器卡还可以包括将存储器卡与主机耦接的存储器卡连接器。在另一示例中，存储器控制器和多个存储器可以集成到ssd中。ssd还可以包括将ssd与主机(例如，耦接的主机)耦接的ssd连接器。在一些实施方式中，ssd的存储容量和/或操作速度大于存储器卡的存储容量和/或操作速度。
[0203]
这里需要说明的是，本发明实施例提供的存储系统与前述提供的存储器、数据传输装置及方法属于同样的发明构思，对于这里出现的名词在前述已经详细描述过，在此不再赘述。
[0204]
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。