半导体电容阵列布局的制作方法

1.本发明涉及半导体电容阵列布局，尤其涉及带有虚设(dummy)电容结构的半导体电容阵列布局。


背景技术：

2.一般的半导体积体电路通常为多层结构，一传统的半导体电容阵列通常位于该多层结构的一单一金属层中，该半导体电容阵列通常包含平行的多排电容单元，包括相邻的一第一排电容单元与一第二排电容单元。为了避免该第一排电容单元的上极板(下极板)与该第二排电容单元的下极板(上极板)的走线共同地形成寄生电容而使得电容值不精准(其中该第一排电容单元的上极板(下极板)与该走线平行，因此它们相对应的面积较大)，该第一排电容单元与该第二排电容单元之间的间距要拉大，但这会浪费电路面积。
3.另外，某些半导体电容阵列的电容单元的设计如图1a所示，其中上极板110为一u形结构(包含纵向结构与横向结构)，下极板120为一条形结构。相较于一般成熟制程，在某些先进制程(例如：鳍式场效应晶体管(finfet)制程)中，该u形结构的横向部分的宽度“w”与纵向部分的长度“l”的比例(w/l)会较大，以符合该先进制程的规范，如图1b所示。由于一半导体电容阵列通常包含大量的电容单元，若这些电容单元的u形结构的比例(w/l)均放大，整体而言该半导体电容阵列会耗用大量额外的电路面积。请注意，图1a和图1b是用来显示该u形结构的比例变化，而非该u形结构的实际大小。
4.此外，半导体电容阵列通常包含多个群电容，可用于实现电容性数字至模拟转换器(cdac)。在制造积体电路时(尤其是通过先进制程时)，cdac的多个群电容的匹配性是相关于该多个群电容及其周围元件的布局密度的均匀性，一般而言，布局密度的均匀性越佳，匹配性越好，因此，cdac的多个群电容的外围通常会布置虚设(dummy)电容，以确保在该多个群电容的布局的边缘的电路密度同于/近似于在该多个群电容的布局的内部的电路密度。


技术实现要素：

5.本公开的目的之一在于提供一种带有一虚设电容结构的半导体电容阵列布局，以避免先前技术的问题。
6.本公开的半导体电容阵列布局的一实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条与n个横向第一导电条，其中该m为大于2的整数，该n为大于1的整数。该m个纵向第一导电条位于一第一积体电路层；该n个横向第一导电条位于一第二积体电路层，且与该m个纵向第一导电条共同地形成[(m-1)
×
(n-1)]个井形结构。该[(m-1)
×
(n-1)]个井形结构包含(n-1)个外侧井与{[(m-2)
×
(n-1)]}个内侧井；该外侧井与该{[(m-2)
×
(n-1)]}个内侧井在电性上不相连。该第二导电结构包含[(m-1)
×
(n-1)]个第二导体。该[(m-1)
×
(n-1)]个第二导体位于该第一积体电路层，且分别地位于该[(m-1)
×
(n-1)]个井形结构中。该[(m-1)
×
(n-1)]个第二导体包含(n-1)个外侧第二导
体与{[(m-2)
×
(n-1)]}个内侧第二导体；该(n-1)个外侧第二导体分别地位于该(n-1)个外侧井中；该{[(m-2)
×
(n-1)]}个内侧第二导体分别地位于该{[(m-2)
×
(n-1)]}个内侧井中；该(n-1)个外侧第二导体与该{[(m-2)
×
(n-1)]}个内侧第二导体在电性上不相连。该(n-1)个外侧井与该(n-1)个外侧第二导体共同地作为该虚设电容结构的至少一部分，其位于该半导体电容阵列布局的外围。
[0007]
本公开的半导体电容阵列布局的另一实施例包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条与n个横向第一导电条，该m为大于1的整数，该n为大于1的整数。该m个纵向第一导电条位于一第一积体电路层；该n个横向第一导电条位于一第二积体电路层。该n个横向第一导电条的每一个包含在电性上不相连的一外侧部分与一内侧部分，该n个横向第一导电条共包含n个外侧部分与n个内侧部分，其中该n个内侧部分经由多个第一通孔耦接该m个纵向第一导电条，该n个外侧部分位于该半导体电容阵列布局的外围，并共同地作为该虚设电容结构的至少一部分。该第二导电结构包含(m-1)个纵向第二导电条与(n-1)个横向第二导电条。该(m-1)个纵向第二导电条位于该第一积体电路层；该(n-1)个横向第二导电条位于该第二积体电路层；该(n-1)个横向第二导电条经由多个第二通孔耦接该(m-1)个纵向第二导电条。该m个纵向第一导电条与该(m-1)个纵向第二导电条交替地(alternately)设置于该第一积体电路层；该n个横向第一导电条与该(n-1)个横向第二导电条交替地设置于该第二积体电路层。
[0008]
本公开的半导体电容阵列布局的又一实施例包含一主要电容结构与一虚设(dummy)电容结构。该主要电容结构包含一第一导电结构与一第二导电结构。该第一导电结构包含多个纵向第一导电条与多个横向第一导电条，该多个纵向第一导电条经由多个第一通孔耦接该多个纵向第一导电条。该第二导电结构包含多个纵向第二导电条与多个横向第二导电条，该多个横向第二导电条经由多个第二通孔耦接该多个纵向第二导电条。该多个纵向第一导电条与该多个纵向第二导电条交替地设置于一第一积体电路层，该多个横向第一导电条与该多个横向第二导电条交替地设置于一第二积体电路层。该虚设电容结构位于该主要电容结构的至少一外侧，并位于该半导体电容阵列布局的外围，且包含一第三导电结构与一第四导电结构。该第三导电结构包含多个纵向第三导电条与多个横向第三导电条。该第四导电结构包含多个纵向第四导电条与多个横向第四导电条。该多个纵向第三导电条与该多个纵向第四导电条交替地设置于该第一积体电路层，该多个横向第三导电条与该多个横向第四导电条交替地设置于该第二积体电路层。
[0009]
有关本发明的特征、实际操作与效果，配合图式作优选实施例详细说明如下。
附图说明
[0010]
图1a显示先前技术的一电容单元的设计；
[0011]
图1b显示图1a的电容单元的设计的变形以符合先进制程的规范；
[0012]
图2a显示本发明的半导体电容阵列布局的一实施例；
[0013]
图2b显示图2a的半导体电容阵列布局的一变型；
[0014]
图2c显示图2a的半导体电容阵列布局的另一变型；
[0015]
图3显示本发明的半导体电容阵列布局的另一实施例；以及
[0016]
图4显示本发明的半导体电容阵列布局的另一实施例。
具体实施方式
[0017]
本公开的带有虚设电容结构的半导体电容阵列布局除能减少先前技术的寄生电容问题，也能避免先前技术的u形结构在先进制程下所带来的问题。
[0018]
图2a显示本公开的半导体电容阵列布局的一实施例。图2a的半导体电容阵列布局200包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条210(即：图2a中带斜线的纵向长条)与n个不连续的横向第一导电条220(即：图2a中不连续的灰色横向长条)，其中该m为大于2的整数，该n为大于1的整数。该m个纵向第一导电条210位于一第一积体电路层；该n个横向第一导电条220位于一第二积体电路层；该n个横向第一导电条220经由多个第一通孔(例如：图2a中与灰色的横向长条耦接的浅灰色方块)耦接该m个纵向第一导电条210，且与该m个纵向第一导电条210共同地形成[(m-1)
×
(n-1)]个井形结构。该[(m-1)
×
(n-1)]个井形结构包含(n-1)个外侧井与{[(m-2)
×
(n-1)]}个内侧井；该(n-1)个外侧井位于一第一布局区域202及其垂直投影区域(例如：第一布局区域202的正上方区域)的组合内，该{[(m-2)
×
(n-1)]}个内侧井位于一第二布局区域204及其垂直投影区域(例如：第二布局区域204的正上方区域)的组合内，该两个布局区域相邻，但该(n-1)个外侧井与该{[(m-2)
×
(n-1)]}个内侧井在电性上不相连。值得注意的是，该第一积体电路层与该第二积体电路层分别为一第一金属层与一第二金属层，且该第一金属层与该第二金属层之间没有其它金属层；然此并非本发明的实施限制。另外值得注意的是，第一布局区域202及其垂直投影区域中用来耦接纵向第一导电条210与横向第一导电条220的第一通孔可被省略；另外，只要能满足电性连接的目的，通孔的数目可依实施需求而定。
[0019]
请参阅图2a。该第二导电结构包含[(m-1)
×
(n-1)]个第二导体(即：图2a中黑色纵向长条、带网点的纵向长条与带网格的纵向长条)，每个第二导体的形状(例如：单一长/横条、多个长/横条的组合、至少一长条与至少一横条的组合、或方框)可视实施需求而定。该[(m-1)
×
(n-1)]个第二导体位于该第一积体电路层，且分别地位于该[(m-1)
×
(n-1)]个井形结构中。该[(m-1)
×
(n-1)]个第二导体包含(n-1)个外侧第二导体232(例如：图2a中黑色纵向长条)与{[(m-2)
×
(n-1)]}个内侧第二导体234、236(例如：图2a中带网点与带网格的纵向长条)。该(n-1)个外侧第二导体232位于该(n-1)个外侧井中，也位于第一布局区域202内。该{[(m-2)
×
(n-1)]}个内侧第二导体234、236位于该{[(m-2)
×
(n-1)]}个内侧井中，也位于第二布局区域204内；每个内侧第二导体234/236以及围绕该内侧第二导体234/236的内侧井在电性上隔绝(例如：被氧化物(图中未示出)隔绝)，并共同地形成半导体电容阵列布局200的一电容单元。该(n-1)个外侧第二导体232与该{[(m-2)
×
(n-1)]}个内侧第二导体234、236在电性上不相连。该(n-1)个外侧井与该(n-1)个外侧第二导体232共同地作为一虚设(dummy)电容结构的至少一部分，其位于半导体电容阵列布局200的外围，以增加半导体电容阵列布局200的一布局密度的均匀性。
[0020]
值得注意的是，半导体电容阵列布局200可进一步包含其它外侧井及位于其中的第二导体作为该虚设电容结构的其它部分，该其它外侧井同样位于半导体电容阵列布局200的外围。举例来说，如图2b所示，该其它外侧井位于图2a的布局区域204的其它三侧，以围绕该{[(m-2)
×
(n-1)]}个内侧井。另外，根据实施需求，该{[(m-2)
×
(n-1)]}个内侧井的周围轮廓可以是矩形或其它多边形。由于本领域具有通常知识者能够依据本公开来推衍上述技术特征的实施与变化，重复及冗余的说明在此省略。此外，为确保电性连接的可靠度或
其它实施需求，在靠近第二布局区域204的边界处，纵向第一导电条210与横向第一导电条220可凸出如图2c所示。
[0021]
请参阅图2a。该{[(m-2)
×
(n-1)]}个内侧井用于一第一电压的传输。该{[(m-2)
×
(n-1)]}个内侧第二导体用于一第二电压的传输，该第二电压异于该第一电压。该{[(m-2)
×
(n-1)]}个内侧第二导体234、236中的k个第二导体234(例如：图2a中带网点的纵向长条)属于p个电容群的一第一电容群；该p为正整数，该k为不大于{[(m-2)
×
(n-1)]}的正整数；简言之，属于同一电容群的所有电容单元整体而言可视为一较大的电容。本领域具有通常知识者可依据本公开推衍出该p个电容群包含更多电容群的情形；举例而言，该{[(m-2)
×
(n-1)]}个内侧第二导体234、236中的l个第二导体236(例如：图2a中带网格的纵向长条)属于该p个电容群的一第二电容群，此时[(m-2)
×
(n-1)]为大于1的整数，该p为大于1的整数，该k为不大于{[(m-2)
×
(n-1)]-1}的正整数，该l为不大于{[(m-2)
×
(n-1)]-k}的正整数。
[0022]
值得注意的是，根据实施需求，半导体电容阵列布局200可进一步包含多个电容群供电条(图中未示出)，其位于该第二积体电路层、该第一积体电路层或一第三积体电路层(例如：金属层)，并作为该{[(m-2)
×
(n-1)]}个内侧第二导体234、236的电压传输路径。举例而言，该多个电容群供电条包含一第一电容群供电条与一第二电容群供电条，该第一电容群供电条耦接前述k个第二导体234，该第二电容群供电条耦接前述l个第二导体236；由于耦接供电条与导体的手段为本技术领域的通常技术，其细节在此省略。另外，该(n-1)个外侧第二导体232在电性上可耦接在一起，及/或该(n-1)个外侧井与该(n-1)个外侧第二导体232在电性上可耦接在一起；然此并非本发明的实施限制。
[0023]
值得注意的是，图2a的第二布局区域204内的导电条与导体可均为纵向的导电条，以利于符合制程规范；然此并非本发明的实施限制。更明确地说，当第二布局区域204内只有纵向导电条而没有横向导电条时，布局区域204内的电容单元的制程能够不浪费电路面积又符合一先进制程(例如：鳍式场效应晶体管(finfet)制程)的规范；举例而言，finfet制程规范要求图1b的u形结构的一宽长比(w/l)大于图1a的u形结构的宽长比，而布局区域204内的电容单元不采用u形结构，故无需为了符合该制程规范而浪费电路面积。
[0024]
图3显示本公开的半导体电容阵列布局的另一实施例。图3的半导体电容阵列布局300包含一第一导电结构与一第二导电结构。该第一导电结构包含m个纵向第一导电条310(即：图3中带斜线的纵向长条)与n个不连续的横向第一导电条(即：图3中n个黑色的横向长条322与n个灰色的横向长条324的组合)。该m个纵向第一导电条310位于一第一积体电路层(例如：金属层)；该n个不连续的横向第一导电条位于一第二积体电路层(例如：另一金属层)。该n个不连续的横向第一导电条的每一个包含在电性上不相连的一外侧部分322(即：图3中黑色的横向长条)与一内侧部分324(即：图3中灰色的横向长条)，因此，该n个不连续的横向第一导电条包含n个外侧部分322与n个内侧部分324。该n个内侧部分324经由多个第一通孔(例如：图3中与灰色的横向长条耦接的浅灰色方块)耦接该m个纵向第一导电条310。该n个外侧部分322位于半导体电容阵列布局300的外围，并共同地作为一虚设电容结构的至少一部分，以增加半导体电容阵列布局300的一布局密度的均匀性。
[0025]
请参阅图3。该第二导电结构包含(m-1)个纵向第二导电条330(例如：图3中带网点的纵向长条)与(n-1)个横向第二导电条340(例如：图3中白色的横向长条)。该(m-1)个纵向第二导电条330位于该第一积体电路层；该(n-1)个横向第二导电条340位于该第二积体电
路层。该(n-1)个横向第二导电条340经由多个第二通孔(例如：图3中与白色的横向长条耦接的黑色方块)耦接该(m-1)个纵向第二导电条330。该m个纵向第一导电条310与该(m-1)个纵向第二导电条330交替地(alternately)设置于该第一积体电路层；因此，相邻的两纵向第一(第二)导电条之间设有一纵向第二(第一)导电条。该n个内侧部分324与该(n-1)个横向第二导电条340交替地设置于该第二积体电路层；因此，相邻的两个内侧部分(横向第二导电条)之间设有一横向第二导电条(内侧部分)。本实施例中，该n个内侧部分324用于一第一电压的传输，该(n-1)个横向第二导电条340用于一第二电压的传输，该第一电压不同于该第二电压。
[0026]
图4显示本公开的半导体电容阵列布局的又一实施例。图4的半导体电容阵列布局400包含一主要电容结构402与一虚设电容结构404。主要电容结构402包含一第一导电结构与一第二导电结构。虚设电容结构404包含一第三导电结构与一第四导电结构。
[0027]
请参阅图4。该第一导电结构包含多个纵向第一导电条412(即：图4中带反斜线的纵向长条)与多个横向第一导电条414(即：图4中灰色的横向长条)。该多个纵向第一导电条412设于一第一积体电路层(例如：金属层)，该多个横向第一导电条414设于一第二积体电路层(例如：另一金属层)。该多个横向第一导电条414经由多个第一通孔(例如：图4中与灰色的横向长条耦接的白色方块)耦接该多个纵向第一导电条412，并用于一第一电压的传输。
[0028]
请参阅图4。该第二导电结构包含多个纵向第二导电条422(即：图4中带网格的纵向长条)与多个横向第二导电条424(即：图4中白色的横向长条)。该多个纵向第二导电条422设于该第一积体电路层，该多个横向第二导电条424设于该第二积体电路层。该多个横向第二导电条424经由多个第二通孔(例如：图4中与白色的横向长条耦接的黑色方块)耦接该多个纵向第二导电条422，并用于一第二电压的传输，该第二电压不同于该第一电压。该多个纵向第一导电条412与该多个纵向第二导电条422交替地设置于该第一积体电路层。该多个横向第一导电条414与该多个横向第二导电条424交替地设置于该第二积体电路层。
[0029]
请参阅图4。该第三导电结构包含多个纵向第三导电条432(即：图4中带斜线的纵向长条)与多个横向第三导电条434(即：图4中灰色的横向长条)。该多个横向第三导电条434可视实施需求经由多个第三通孔(例如：图4中与灰色的横向长条耦接的白色方块)耦接该多个纵向第三导电条432；然此并非必要。该第四导电结构包含多个纵向第四导电条442(即：图4中带网点的纵向长条)与多个横向第四导电条444(即：图4中浅灰色的横向长条)。该多个横向第四导电条444可视实施需求经由多个第四通孔(例如：图4中与浅灰色的横向长条耦接的白色方块)耦接该多个纵向第四导电条442；然此并非必要。该多个纵向第三导电条432与该多个纵向第四导电条442交替地设置于该第一积体电路层，该多个横向第三导电条434与该多个横向第四导电条444交替地设置于该第二积体电路层。
[0030]
请参阅图4。主要电容结构402与虚设电容结构404在电性上不相连。虚设电容结构404位于半导体电容阵列布局400的外围(例如：半导体电容阵列布局400的一侧/多侧/周围)，用来增加半导体电容阵列布局400的一布局密度的均匀性。另外，该多个纵向第一导电条412、该多个纵向第二导电条422、该多个横向第一导电条414与该多个横向第二导电条424共同地形成一有效电容单元。该有效电容单元为半导体电容阵列布局400的一最小电容单元；然此并非本发明的实施限制。该多个纵向第三导电条432、该多个纵向第四导电条
442、该多个横向第三导电条434与该多个横向第四导电条444共同地形成一虚设电容单元。该虚设电容单元及其上所加诸的电压整体而言不会形成电容；然此并非本发明的实施限制。该第三导电结构在电性上可耦接该第四导电结构；然此并非本发明的实施限制。
[0031]
值得注意的是，主要电容结构402可包含其它的有效电容单元，虚设电容结构404也能包含其它的虚设电容单元，为避免图4的图面复杂，这些其它的有效电容单元与虚设电容单元是以省略号(ellipsis)表示。由于本领域具有通常知识者能够依据本公开来推衍出其它的有效电容单元与虚设电容单元的实施，重复及冗余的说明在此省略。在图4的实施例中，所有有效电容单元中用于该第一电压传输的导电条在电性上均耦接在一起；所有有效电容单元中用于该第二电压传输的导电条若属于同一电容群，这些导电条在电性上耦接在一起，其中属于同一电容群的电容单元整体而言可视为一较大的电容。
[0032]
请注意，本说明书所述的条状导体(例如：导电条、供电条)的长度、宽度与厚度及其变化无特别限制，是依实施需求而定，故形状上不一定是传统的条状。另请注意，在实施为可能的前提下，本技术领域具有通常知识者可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，由此增加本发明实施时的弹性。
[0033]
综上所述，本公开的带有虚设电容结构的半导体电容阵列布局不仅能减少先前技术的寄生电容问题，也能避免先前技术的u形结构在先进制程下所带来的问题。
[0034]
虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围需视本说明书的权利要求范围所界定者为准。
[0035]
【符号说明】
[0036]
110:上极板
[0037]
120:下极板
[0038]
w:横向宽度
[0039]
l:纵向长度
[0040]
200:半导体电容阵列布局
[0041]
202:第一布局区域
[0042]
204:第二布局区域
[0043]
210:纵向第一导电条
[0044]
220:横向第一导电条
[0045]
232:外侧第二导体
[0046]
234、236:内侧第二导体
[0047]
300:半导体电容阵列布局
[0048]
310:第一导电条
[0049]
322:横向第一导电条的外侧部分
[0050]
324:横向第一导电条的内侧部分
[0051]
330:纵向第二导电条
[0052]
340:横向第二导电条
[0053]
400:半导体电容阵列布局
[0054]
402:主要电容结构
[0055]
404:虚设电容结构
[0056]
412:纵向第一导电条
[0057]
414:横向第一导电条
[0058]
422:纵向第二导电条
[0059]
424:横向第二导电条
[0060]
432:纵向第三导电条
[0061]
434:横向第三导电条
[0062]
442:纵向第四导电条
[0063]
444:横向第四导电条。