图案制备方法、电子器件和三维存储器与流程

1.本公开涉及集成电路的制造领域，尤其涉及一种图案制备方法、电子器件、三维存储器、存储系统和电子设备。


背景技术：

2.在集成电路领域中，光刻(lithography)技术是ic制造的核心环节，其主要作用是将掩膜上的芯片电路图案转移到硅片上。光刻工艺定义了半导体器件的尺寸。目前的半导体器件对特征尺寸(critical dimension)的要求越来越小，例如场效应晶体管的沟道长度已经达到深亚微米范围。特征尺寸越小，芯片的集成度越高、性能越好、功耗越低。


技术实现要素：

3.本公开的实施例提供一种图案制备方法及用该方法制备的电子器件和三维存储器，旨在解决形成图案的方法对制备工艺要求高的问题。
4.为达到上述目的，本公开的实施例采用如下技术方案：
5.第一方面，提供了一种图案制备方法，包括：在目标刻蚀层上形成沿第一方向排列的多个芯模图案。形成覆盖多个芯模图案的第一材料层，并刻蚀第一材料层，以形成沿第一方向分布的多个侧墙，侧墙形成在芯模图案的侧壁上。去除多个芯模图案，形成被多个侧墙间隔开的多个槽。在多个侧墙远离目标刻蚀层的一侧设置掩膜图案层，掩膜图案层包括至少一个掩膜图案，掩膜图案具有镂空部。在对应于掩膜图案层和各镂空部所占区域以外的区域的槽的位置处，刻蚀目标刻蚀层，以形成第一容置槽；在槽中与镂空部对应的位置处，刻蚀目标刻蚀层，以形成第二容置槽。在第一容置槽中形成第一图案，在第二容置槽中形成第二图案。
6.在一些实施例中，多个槽包括第二槽；第二槽在目标刻蚀层上的正投影覆盖镂空部在目标刻蚀层上的正投影。
7.在一些实施例中，多个槽还包括第一槽；第一槽位于相邻两个侧墙之间，且对应于掩膜图案层和各镂空部所占区域以外的区域；沿第一方向，第一槽的宽度小于第二槽的宽度。
8.在一些实施例中，图案制备方法还包括：在目标刻蚀层上形成第二材料层；以便，多个芯模图案形成在第二材料层上。在设置掩膜图案层之后，图案制备方法还包括：在未被掩膜图案层遮挡的槽的位置和镂空部未被多个侧墙遮挡的位置，刻穿第二材料层，以形成硬掩膜图案层；以便，以硬掩膜图案层为掩膜刻蚀目标刻蚀层，而形成第一容置槽和第二容置槽。
9.在一些实施例中，刻蚀第一材料层以形成沿第一方向分布的多个侧墙时，停止在第二材料层上。
10.在一些实施例中，第二材料层的材料为多晶硅。
11.在一些实施例中，图案制备方法还包括：形成牺牲层，牺牲层至少填充在多个槽
中；以便，掩膜图案层形成在牺牲层上；去除牺牲层中未被掩膜图案层遮挡的部分，得到牺牲保留图案层；以便，以牺牲保留图案层以及多个侧墙为掩膜刻蚀第二材料层，以形成硬掩膜图案层。
12.在一些实施例中，在形成硬掩膜图案层之后，在刻蚀目标刻蚀层之前，图案制备方法还包括：去除牺牲保留图案层以及多个侧墙。
13.在一些实施例中，目标刻蚀层包括多个叠置的介质层。
14.在一些实施例中，在形成多个槽之后，半导体图案的制备方法还包括：在多个侧墙远离目标刻蚀层的一侧形成第一抗反射材料层，以便掩膜图案层设置在第一抗反射材料层上；以掩膜图案层为掩膜，刻蚀第一抗反射材料层，而形成第一抗反射图案层。
15.在一些实施例中，在目标刻蚀层上形成沿第一方向排列的多个芯模图案包括：在目标刻蚀层上依次形成第三材料层和第二抗反射材料层；对第三材料层和第二抗反射材料层进行刻蚀，而形成多个芯模图案。
16.在一些实施例中，在图案制备方法还包括形成第一抗反射材料层的情况下：第一抗反射材料层和第二抗反射材料层的厚度相等；和/或，第一抗反射材料层和第二抗反射材料层的材料相同。
17.在一些实施例中，镂空部为折线形、曲线形或块状。
18.在一些实施例中，第一材料层的材料包括超低温氧化物。
19.在一些实施例中，第一图案和第二图案均为导电图案。
20.本公开的实施例提供的图案的制备方法，由于无需将相邻第一图案进行连接，也无需对这些相邻的第一图案进行切断，来形成第二图案，因此能够降低对制备工艺的要求。并且，第二图案的尺寸不受第一图案的尺寸的约束，可以根据实际需要配置，从而有利于对二者尺寸的灵活调整。
21.此外，由于上述实施例中可以同步形成第一容置槽和第二容置槽，上述实施例中还可以同步形成第一图案和第二图案，因此能够有效地减少工艺步骤，进而节省生产成本。
22.第二方面，提供了一种电子器件，包括：第一图案和第二图案，第一图案和第二图案采用上述任一实施例提供的图案制备方法得到。
23.第三方面，提供了一种三维存储器，包括：源极层，位于源极层一侧的堆叠结构和互联导体层。堆叠结构包括层叠设置的多个栅极层，多个栅极层包括地选择线，多条字线和串选择线。互联导体层位于堆叠结构远离源极层的一侧。其中，互联导体层包括多个第一图案和至少一个第二图案；多个第一图案为延伸方向平行的多条线形图案，第二图案为折线形、曲线形或块状。
24.在一些实施例中，多个第一图案包括多条位线，至少一个第二图案包括与串选择线耦接的第一连接部，第一连接部为块状。
25.在另一些实施例中，多个第一图案包括多条位线，至少一个第二图案包括至少一条栅线连接线，栅线连接线被配置为将同一栅极层中的多条字线电连接，或者被配置为将同一栅极层中的多条地选择线电连接；栅线连接线为折线形、曲线形。
26.在又一些实施例中，多个第一图案包括多条位线，至少一个第二图案包括至少一条折线形或曲线形的位线。
27.在又一些实施例中，多个第一图案包括多条栅线连接线，栅线连接线被配置为将
c1剖视图，c为b的d1-d1剖视图；
49.图16为图5示出的图案制备方法中步骤s9包含的s91对应的结构图；并且图16中，a为b的c2-c2剖视图，c为b的d2-d2剖视图；
50.图17为图5示出的图案制备方法中步骤s9包含的s92对应的结构图；并且图17中，a为b的c3-c3剖视图，c为b的d3-d3剖视图；
51.图18为图5示出的图案制备方法中步骤s9包含的s93对应的结构图；并且图18中，a为b的c4-c4剖视图，c为b的d4-d4剖视图；
52.图19为图5示出的图案制备方法中步骤s10对应的结构图，并且图19中，a为b的c5-c5剖视图，c为图19b的d5-d5剖视图；
53.图20为根据一些实施例的存储系统的框图；
54.图21为根据另一些实施例的存储系统的框图。
具体实施方式
55.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
56.在本公开的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
57.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
58.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
59.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0060]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0061]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0062]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用
于或被配置为执行额外任务或步骤的设备。
[0063]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0064]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0065]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的刻蚀区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0066]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0067]
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0068]
本公开的一些实施例提供了一种电子器件。电子器件可以包括存储器；例如三维存储器，又如二维的动态随机存取存储器(dynamic random access memory，dram)，还可以是其他的易失性存储器(random access memory，ram)等，该电子器件还可以是mos器件(例如，cmos、fet或finfet)等。
[0069]
本公开的一些实施例提供了一种三维存储器。图1为本公开的实施例提供的三维存储器的结构框图。图2a为图1示出的三维存储器中阵列器件的结构图。图2b为图1示出的三维存储器中一个存储单元块的等效电路图。
[0070]
参见图1，三维存储器10可以包括阵列器件100。三维存储器10还可以包括与阵列器件100电连接的外围电路200。
[0071]
具体地，阵列器件100包括一个或多个存储单元块blk，例如存储单元块blk1～blkm(m为大于或等于2的整数)。图1中的多个存储单元块blk中的每个可以如图2a和图2b中所示地实现。
[0072]
继续参见图1，外围电路200与阵列器件100电连接，具体地，外围电路200可以与一个或多个沟道结构电连接。外围电路200被配置为从三维存储器10的外部接收信号，例如包括地址信号addr、命令信号cmd、控制信号ctrl和数据信号da，并且响应于该信号向阵列器件100输入信号和/或从阵列器件100接收信号，使得三维存储器10可以执行存储操作，例如读取操作、编程操作及擦除操作。
[0073]
在一些实施例中，外围电路200可以包括页缓冲器210、行解码器220和控制逻辑(还可以称为逻辑电路)230等多种子电路。示例性地，外围电路200还可以包括其他子电路，例如输入/输出电路(例如i/o缓冲器)、用于三维存储器10内部操作所需电压的电压产生电路以及用于校正从阵列器件100读取的数据中的错误的纠错电路。
[0074]
具体地，在一些实施例中，控制逻辑230与行解码器220电连接，还可以与电压产生电路和输入/输出电路电连接。控制逻辑230可以控制三维存储器10的操作。示例性地，控制逻辑230可以响应于控制信号ctrl产生在三维存储器10中使用的各种内部控制信号。例如，当三维存储器10执行编程操作或擦除操作时，控制逻辑230可以调整提供到字线wl和位线bl的电压大小。
[0075]
在一些实施例中，行解码器220响应于地址信号addr选择至少一条(例如一条，又如多条)字线wl、串选择线ssl和地选择线gsl。示例性地，行解码器220可以被配置为将用于执行存储操作的电压发送到所选的字线wl。
[0076]
在一些实施例中，页缓冲器210可以与位线bl电连接。页缓冲器210可以被配置为感测选择的位线bl上的电压，以读取存储在存储单元中的数据。页缓冲器210还可以被配置为临时存储要被写入(或编程)到存储单元中的写入数据。
[0077]
参见图2a和图2b，阵列器件100包括堆叠结构110。堆叠结构110包括层叠的多个栅极层g，还包括多个栅介质层；其中，相邻两个栅极层g被栅介质层隔开。栅极层g和栅介质层均可沿xy平面延展。
[0078]
阵列器件100还包括沿阵列器件100的厚度方向(例如平行于图2a中z轴的方向)贯穿各个栅极层g的至少一个(例如，一个；又如，多个)沟道结构ct。一沟道结构ct和围绕该沟道结构的一层栅极层g可以形成一个晶体管。一沟道结构ct可以将各层栅极层g串接起来，形成存储单元串ns。图2a和图2b示出的一存储单元块blk中的存储单元串ns的数量仅是示意性的，本公开的实施例对此不作限制。
[0079]
阵列器件100还可以包括源极层sl。源极层sl可以与一个或多个沟道结构ct耦接。源极层sl可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。源极层sl可以部分或全部被掺杂。示例性地，源极层sl可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层还可以包括非掺杂区。一存储单元串ns(例如每个存储单元串ns)可以包括多个存储单元(例如晶体管)mc。多个存储单元mc可以相互串联。存储单元mc可以被配置为存储数据。在阵列器件100中，各个存储单元mc可以呈阵列分布，形成存储单元阵列。需要说明的是，图2a和图2b示出的一存储单元串ns中存储单元mc的数量仅是示意性的，本公开的实施例对此不作限制。为了实现更高的存储密度，可以将一存储单元串ns中存储单元mc的个数增加。示例性地，可以提高堆叠结构110的堆叠层数，增加栅极层g的个数，以增加一存储单元串ns中存储单元mc的个数。
[0080]
在一些实施例中，存储单元串ns还可以包括位于相互串联的存储单元mc两侧的至少一个(例如一个，又如多个)串选择晶体管sst和至少一个(例如一个，又如多个)地选择晶体管gst。其中，串选择晶体管sst和地选择晶体管gst可以与各个存储单元mc串联。并且，一串选择晶体管sst的一极(例如漏极)可以与位线bl耦接，一地选择晶体管gst的一极(例如源极)可以与源极层sl耦接。
[0081]
相应地，在堆叠结构110中，沿第三方向z，多层栅极层g中位于最下方(例如最靠近源极层sl)的栅极层g可以被构造为地选择线gsl，一地选择线gsl可以被配置为一个或多个地选择晶体管gst的栅极。多层栅极层g中位于最上方(例如最远离源极层sl)的栅极层g可以被构造为串选择线ssl，一串选择线ssl可以被配置为一个或多个串选择晶体管sst的栅极。多层栅极层g中位于中间层的栅极层g可以被构造为多条字线wl(例如包括字线wl1～wl4)，一字线wl(例如每条字线wl)可以作为一存储单元块blk中位于同一逻辑页上的各个存储单元mc的栅极。
[0082]
在一存储单元块blk中，串选择线ssl1至ssl3彼此分离，地选择线gsl彼此电连接，并且相同水平处(即位于同一xy平面内)的字线wl可以彼此电连接。但本公开的实施例对上述信号线的连接关系不做特别限制。例如，在一些实施例中，地选择线gsl可以像串选择线ssl1至ssl3那样彼此分离。
[0083]
阵列器件100还可以包括阵列互联层120。阵列互联层120可以位于堆叠结构110远离源极层sl的一侧。此外，图1示出的外围电路200可以设置在阵列互联层120远离源极层sl的一侧(即，外围电路200可以设置在图2a示出的阵列器件100的上方)，并通过阵列互联层120与多个存储单元串ns耦接。
[0084]
阵列互联层120包括至少一个(例如一个，又如多个)互联导体层，例如图2a中的两个互联导体层，分别记为第一互联导体层ly1和第二互联导体层ly2。本实施例对阵列互联层120中包含的互联导体层数量不做限制，例如还可以是三个及以上。阵列互联层120还可以包括多个触点cnt。例如一些触点cnt设置在堆叠结构110与第一互联导体层ly1之间；一触点cnt用于将串选择线ssl与第一互联导体层ly1耦接，或者用于将沟道结构ct与第一互联导体层ly1耦接。又如，一些触点cnt设置在相邻两个互联导体层之间，例如第一互联导体层ly1和第二互联导体层ly2通过二者之间的触点cnt相耦接。互联导体层的材料可以为导电材料，导电材料例如为钨、钴、铜、铝等金属材料一种或多种的组合，还可以包括金属硅化物等。触点cnt的材料也可以选自上述的导电材料，例如可以与互联导体层的材料相同。
[0085]
此外，阵列互联层120还可以包括一个或多个层间绝缘层。一层间绝缘层可以设置在第一互联导体层ly1与堆叠结构110之间，或者设置于相邻两个互联导体层之间。层间绝缘层的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。
[0086]
阵列互联层120中，每个互联导体层可以包括一种或多种图案，每种图案可以用于实现相同或类似的功能。
[0087]
在一些实施例中，第一互联导体层ly1可以包括多条位线bl，例如bl1～bl3，一位线bl可以与一个或多个存储单元串ns耦接，具体的，可以与存储单元串ns的沟道结构ct耦接。示例地，多条位线bl的延伸方向可以大致平行，例如均沿y轴方向延伸。
[0088]
第一互联导体层ly1还可以包括第一连接部(可以称为pad，即焊盘)121；第一连接部121与串选择线ssl耦接，例如二者通过触点cnt相耦接。
[0089]
在一些实施例中，第一互联导体层ly1还可以包括栅线连接线122。一栅线连接线122被配置为将同一栅极层g中的多条字线wl电连接，或者被配置为将同一栅极层g中的多条地选择线gsl电连接。示例性地，栅线连接线122的延伸方向与位线bl的延伸方向大致平行。
[0090]
在一些可替换的实施例中，同一栅极层g中的多条字线wl可以在xy平面内延展成一体的结构，即该栅极层g为一体图案。同一栅极层g中的多条地选择线gsl也可以在xy平面内延展成一体的结构。此时，第一互联导体层ly1可以不设置栅线连接线122。
[0091]
在一些实施例中，第二互联导体层m1可以包括多条信号传输线；例如包括多条第一信号传输线ssl’，多条第二信号传输线wl’和至少一条第三信号传输线gsl’。
[0092]
第一信号传输线ssl’可以与串选择线ssl耦接，例如二者可以通过第一互联导体层ly1中的第一连接部121耦接。多条第一信号传输线ssl’的延伸方向可以大致平行；示例性地，可以与位线bl的延伸方向交叉；例如，可以沿x轴方向延伸。
[0093]
第二信号传输线wl’与字线wl耦接，例如二者可以通过第一互联导体层ly1中的栅线连接线122耦接。多条第二信号传输线wl’的延伸方向可以大致平行；示例性地，可以与位线bl的延伸方向交叉，可以与第一信号传输线ssl’的延伸方向大致平行；例如，可以沿x轴方向延伸。
[0094]
第三信号传输线gsl’与地选择线gsl耦接，例如二者可以通过第一互联导体层ly1中的栅线连接线122耦接。第三信号传输线gsl’可以与位线bl的延伸方向交叉，可以与第一信号传输线ssl’和第二信号传输线wl’的延伸方向大致平行；例如，可以沿x轴方向延伸。
[0095]
图2c为图1示出的三维存储器中阵列器件的另一种结构图。在一些实施例中，相比于图2b示出的阵列器件，参见图2c，阵列器件100中增设了第二连接部(可以称为pad，即焊盘)123，其他结构的描述可以参见上文。
[0096]
参见图2c，第二互联导体层ly2还可以包括第二连接部123。第二连接部123被配置为与位线bl耦接，例如二者可以通过触点cnt相耦接。此外，第二连接部123还可以与图1中的外围电路200耦接。
[0097]
继续参见图2b和图2c，阵列器件100中互联导体层可以包含至少一组线形图案；每组线形图案的延伸方向大致平行，且每条线形图案的宽度大致均匀，具体可以是直长条形，还可以是波浪线形。同一互联导体层中的一组线形图案可以通过多重图案曝光(multiple patterning)工艺制作。例如，第一互联导体层ly1中的多条线形图案(例如包括一组位线bl和一组栅线连接线122中的至少一者)可以采用这种工艺同时形成。又如，第二互联导体层ly2中的多条信号传输线(可以包括一组第一信号传输线ssl’和一组第二信号传输线wl’中的至少一者，还可以包括第三信号传输线gsl’)可以采用这种工艺同时形成。
[0098]
多重图案曝光(multiple patterning)是目前用于光刻技术中的一种方式，可以缩小特征尺寸，增加图案的密度。多重图案曝光技术中常见的自对准图案技术包括自对准双重图案(self-aligned double patterning，sadp)、自对准四重图案(self-aligned quadruple patterning，saqp)和自对准八重图案(self-aligned octuple patterning，saop)技术等。随着曝光次数的增加，可以不断缩小线宽。
[0099]
图3a-图3f为一些实施例中自对准双重图案技术的工艺流程过程示意图。
[0100]
参见图3a，所要进行sadp的光刻对象从底层向上依次为目标刻蚀层a1、硬掩膜a2、牺牲层a3和底部抗反射涂层(bottom anti-reflective coatings，barc)a4。在该底部抗反射涂层a4上形成一层光刻胶，该层光刻胶按照需要具备一定的图案，被称为光刻胶图案a5，如图3a中所示。
[0101]
参见图3b，通过刻蚀把光刻胶图案a5转移到牺牲层a3，该牺牲层a3经过刻蚀之后
所形成的图案被称为芯模图案a3a，即“mandrel”或“core”，因此，该牺牲层a3也可以被称为芯模层。
[0102]
参见图3c，使用原子层沉积技术(atomic layer deposition，ald)在芯模图案a3a的表面和侧面沉积一层厚度均匀的薄膜a6。
[0103]
参见图3d，利用反应性离子刻蚀工艺对上一步骤中形成的薄膜a6进行刻蚀，这一过程被称为回刻(etch back)。由于芯模图案a3a侧壁的几何效应，薄膜a6中沉积在芯模图案a3a两侧的部分会残留下来，形成侧墙a6a，即“spacer”。
[0104]
参见图3e，使用刻蚀液把侧墙a6a之间的芯模图案a3a去掉，只留下侧墙a6a。该刻蚀液与芯模图案a3a可发生化学反应，而与侧墙a6a不反应。由于剩余的侧墙a6a的数量大约是图3a中光刻胶图案a5的数量的两倍，因此实现了图案在空间上分布密度的倍增。
[0105]
saqp、saop等技术的工艺流程与sadp类似，需要在sadp的基础上增加刻蚀的次数(例如重复执行图3c至图3e所示的步骤)，从而进一步的缩小侧墙a6a之间的距离，增加侧墙a6a的数量，使得侧墙a6a的分布密度相比于光刻胶图案a5的分布密度进一步倍增。
[0106]
参见图3f，使用等离子刻蚀把图3e中所形成的侧墙a6a转移到目标刻蚀层a1硬掩膜a2上，形成掩膜图案a2a。
[0107]
最后，参见图3g，在掩膜图案a2a的遮挡下，对目标刻蚀层a1进行刻蚀而形成容置槽，并在容置槽中填充例如导电材料，以形成一组线形图案a7。
[0108]
在自对准多重图案技术中，对上述硬掩膜a2的材料、牺牲层a3的材料以及第一材料(形成薄膜a6的材料)的选取、对各个层的沉积和刻蚀的工艺参数的控制，都是整个工艺成功的关键。需要通过对每一步工艺流程进行精确控制，在实现对侧墙a6a的分布密度相比于光刻胶图案a5的分布密度的倍增，从而有效的缩小三维存储器的特征尺寸。
[0109]
正如上文所介绍的，一互联导体层还包括与一组线形图案同层设置连接部(例如焊盘)。例如，如图2c所示，第一互联导体层ly1还包括与一组线形图案(例如包括多条位线bl和多条栅线连接线122中的至少一者)同层设置的第一连接部121。又如，如图2c所示，第二互联导体层ly2还包括与一组线形图案(例如包括多条第一信号传输线ssl’和多条第二信号传输线wl’中的至少一者，还可以包括第三信号传输线gsl’)同层设置的第二连接部123。
[0110]
为了制备这样的互联导体层，参见图4，在一些实施例中，可以将相邻两条线形图案a7在连接点pt处连接起来，并在连接点pt的上下位置处将线形图案a7切断，从而形成连接部pd。这样制备连接部pd对工艺要求很高，例如，在连接点pt处连接时，需要防止误连其他线形图案a7。又如，在切断线形图案a7时，需要控制切断的深度，以防止对该互联导体层下方的其他层的影响。此外，相邻连接部pd之间的距离d1和连接部pd自身的尺寸d2均取决于线形图案a7的中心距(或称距离)d3，从而不利于对距离d1和尺寸d2进行灵活调整。
[0111]
图5为根据一些实施例的图案制备方法的流程图。图6～图19为根据一些实施例的制备图案的工艺步骤图。
[0112]
参见图5～图19，为了解决上述问题，本公开的一些实施例中提供了一种图案制备方法，可以用来形成同层设置的至少一组线形图案和与之形状不同的其他图案，其他图案例如是连接部(如焊盘)。例如，该图案制备方法若应用于图2c所示的阵列器件100的生产过程中，可以用来形成包含至少一组线形图案和连接部的互联导体层。又如，图1所示的外围
电路200例如可以包括多个晶体管以及将这些晶体管与阵列器件100耦接的外围导体层；该图案制备方法若应用于图1所示的外围电路200的生产过程中，可以用来形成包含至少一组线形图案和连接部的外围导体层。又如，若其他电子器件(例如2d dram、mos器件等)中包含膜层(例如导体层)，且该膜层包括至少一组线形图案和与之形状不同的其他图案，则该图案制备方法可以用来形成该膜层。
[0113]
该图案制备方法包括以下步骤：
[0114]
步骤s1(可选地)：在目标刻蚀层300上形成第二材料层400，该第二材料层400的材料可以是制备硬掩膜所需的材料，例如多晶硅。
[0115]
参见图6，上述目标刻蚀层300是使用本制备方法进行刻蚀的对象。本制备方法可应用于多种电子器件的生产过程中。目标刻蚀层300根据不同的应用可以选择不同的材料。在一些实施例中，该目标刻蚀层300可以是半导体材料，例如硅。在另一些实施例中，该目标刻蚀层300可以是半导体前驱体，例如：正硅酸乙酯(teos)、硼磷(b、p)掺杂剂、金属前驱体、高k前驱体、低k前驱体等。在本技术的可选实施例中，目标刻蚀层300是teos。
[0116]
继续参见图6，在一些可能的实施方式中，目标刻蚀层300可以包括多个叠置的介质层。示例性地，该目标刻蚀层300可以包括依次叠层设置的第一氧化物层310、氮化物层320和第二氧化物层330。示例性地，第一氧化物层310的材料可以是teos。示例性地，氮化物层320的材料可以是氮化硅(sin)。示例性地，第二氧化物层330的材料可以是氧化硅(sio)。第二氧化物层330位于氮化物层320靠近芯模图案md(在图9中示出)的一侧。
[0117]
步骤s2：在目标刻蚀层300上形成芯模层。
[0118]
芯模层可以为第三材料层500，或者包括依次层叠设置的第三材料层500和第二抗反射材料层600。
[0119]
参见图7，第二抗反射材料层600形成在第三材料层500远离目标刻蚀层300的一侧。第三材料层500的材料可以是无定型碳(a-c)、旋涂碳(spin-on carbon,soc)、可灰化硬掩膜(ashable hardmask,ahm)碳、透明碳(transparent carbon,tc)等各种碳。第二抗反射材料层600的材料可以是氮化钛(tin)或氮氧化硅(sion)、碳化硅(sic)或氧化铝(al2o3)。
[0120]
在该制备方法不包括步骤s1的情况下，本步骤s2中的芯模层可直接形成在目标刻蚀层300上。
[0121]
步骤s3：在目标刻蚀层300上形成沿第一方向排列的图9所示的多个芯模图案md。
[0122]
其中，第一方向可以是待形成的一组线形图案的排列方向，可以作为一线形图案的宽度方向。例如，在制备图2c中的第一互联导体层ly1时，第一方向是x轴方向。又如，在制备图2c中的第二互联导体层ly2时，第一方向是y轴方向。
[0123]
在步骤s3中，可以对步骤s2中的芯模层进行刻蚀，形成图9所示的多个芯模图案md。
[0124]
在一些实施例中，参见图8和图9，对第三材料层500和第二抗反射材料层600进行刻蚀，而形成多个芯模图案md，此时，该芯模图案md由两层不同的材料堆叠形成。包含多个芯模图案md的层可以被称为芯模图案层。具体地，多个芯模图案md可以采用光刻工艺形成。
[0125]
首先，参见图8，在第二抗反射材料层600上形成光刻胶图案层700。该光刻胶图案层700可以是对平铺在第二抗反射材料层600上一层光刻胶进行曝光显影后所形成的，可以包括多个光刻胶图案710。
[0126]
然后，参见图8和图9，利用该光刻胶图案层700作为掩膜，对第三材料层500和第二抗反射材料层600进行刻蚀，从而形成位于第二材料层400上的多个芯模图案md。
[0127]
具体地，本步骤可以分成两步：
[0128]
步骤s31，参见图8，利用光刻胶图案层700作为掩膜对第二抗反射材料层600进行刻蚀，将光刻胶图案710转移到第二抗反射材料层600上，形成包括多个第二抗反射图案610的第二抗反射图案层。并去除剩余的光刻胶图案层700。
[0129]
步骤s32，参见图9，以第二抗反射图案层为掩膜对第三材料层500进行刻蚀，以将第二抗反射图案610转移到第三材料层500，形成多个第三材料图案510，从而第三材料图案510和第二抗反射图案610叠置在一起而构成芯模图案md。并且，刻蚀第三材料层500时，停止在第二材料层400上，这样第二材料层400起到刻蚀阻挡层的作用，防止过度刻蚀。
[0130]
在另一些实施例中，在步骤s31中可以不去除剩余的光刻胶图案层700，而是在步骤s32完成对第三材料层500的刻蚀之后再去除剩余的光刻胶图案层700，例如可以用刻蚀液来清洗残留的光刻胶图案层700。
[0131]
在又一些实施例中，经过步骤s3之后，第三材料图案510的上方具有第二抗反射图案610。经过步骤s3之后，第二抗反射图案610可以被去除(例如被刻蚀掉)，此时，在目标刻蚀层300上留有的第三材料图案510作为芯模图案md。
[0132]
在又一些实施例中，步骤s2中形成的芯模层为第三材料层500，而不包含第二抗反射材料层600。基于此，在步骤s3中，利用如光刻工艺对第三材料层500图案化后，形成多个第三材料图案510。此时，第三材料图案510作为芯模图案md。
[0133]
步骤s4包括：步骤s41和s42。s41，参见图10，形成覆盖多个芯模图案md的第一材料层800。s42，参见图11，刻蚀第一材料层800，以形成沿第一方向分布的多个侧墙810。每个侧墙810形成在芯模图案md的侧壁上。
[0134]
参见图10，步骤s41中，在形成有多个芯模图案md后的结构上覆盖了一层厚度均匀的第一材料层800；例如，第一材料层800均匀地覆盖在芯模图案md的侧壁和第二材料层400的未被芯模图案md遮挡的上表面上。该步骤可以采用原子层沉积工艺(atomic layer deposition,ald)来执行。第一材料层800的材料可以是氧化物或金属(例如低温金属)。在可选的实施例中，第一材料层800的材料是超低温氧化物(ultra low temperature oxide,ulto)，此时，第一材料层800可以获得较好的垂直性、台阶覆盖性和选择刻蚀比，并且在后续的工艺中更易于被清除。
[0135]
参见图11，步骤s42中，可以利用湿法刻蚀工艺或者干法刻蚀工艺，刻蚀第一材料层800以形成沿第一方向分布的多个侧墙810。通过刻蚀，第一材料层800中沿第二材料层400的上表面延展的部分被去除，而保留了第一材料层800中位于芯模图案md的侧壁上的部分，保留下来的部分为侧墙810。例如，可以采用各向异性的无阻挡式干法刻蚀(blanket dry etch)工艺，实现第一材料层800的选择性刻蚀。
[0136]
在一些实施例中，经过对第一材料层800的刻蚀，可能同时刻蚀掉芯模图案md的一部分，例如可能刻蚀掉第二抗反射图案层610和/或部分的第三材料图案510。
[0137]
步骤s5：去除多个芯模图案md，形成被多个侧墙810间隔开的多个槽820。
[0138]
参见图12，例如通过湿法刻蚀工艺去除多个芯模图案md(在图11中示出)，在第二材料层400上保留了侧墙810，从而形成被多个侧墙810间隔开的多个槽820。本步骤的刻蚀
可以停止在第二材料层400上。第二材料层400所起到的作用可以参考上述实施例的描述，在此不再赘述。
[0139]
结合上文中的步骤s3～s5，由于图9中的芯模图案md复刻了图8中光刻胶图案层700的光刻胶图案710，因此位置相应的芯模图案md和光刻胶图案710的宽度(在第一方向上的尺寸)大致相等。其中，芯模图案层中包括宽度相等的至少两个(例如可以是2的n次方个，n大于等于1)芯模图案md，其宽度记为d1。此外，芯模图案层中还可以包括宽度较大的至少一个芯模图案md。例如，图9共示出了4个芯模图案md，其中三个芯模图案md的宽度为d1，另一个芯模图案md的宽度大于d1。这些芯模图案md可以沿第二方向延伸，第二方向为水平面(例如图2c中的xy平面)内与第一方向垂直的方向。例如，若第一方向为x轴方向，则第二方向为y轴方向。又如，若第一方向为y轴方向，则第二方向为x轴方向。于是，这些芯模图案md之间形成了多个第一线槽520。
[0140]
此外，在图12中，多个侧墙810(例如所有侧墙810，图12中示出了7个侧墙810)的宽度(在第一方向上的尺寸)大致相等，记为d2。这些侧墙810可以是沿第二方向延伸。显然，d2《d1。可以理解，经过步骤s3至s5，相比于光刻胶图案710而言，形成了分布密度更大的侧墙810。
[0141]
此外，与之相应地，形成了被这些侧墙810间隔开的多个第二线槽(即下文中称为槽820，图12中示出了8个槽820)。本实施例中形成了至少两种(例如两种，又如三种及以上)宽度不同的槽820。其中，宽度最小的槽820的数量可以是多个，例如几十个甚至上百个，上千个。宽度较大的槽820的数量可以是至少一个。
[0142]
需要说明的是，可以以侧墙810作为新的芯模图案，再次执行步骤s4和s5，这样能够进一步增大侧墙810在第一方向上的分布密度。
[0143]
步骤s6(可选地)：参见图13，形成牺牲层900，该牺牲层900至少填充在多个槽820中。
[0144]
示例性地，牺牲层900和槽820的顶部平齐，也可以说，在第三方向(可以与第一方向和第二方向均垂直，例如为图2c中的z轴方向)上，牺牲层900的厚度与槽820的深度大致相等。又示例性地，牺牲层900可以从槽820中延伸出，覆盖侧墙810的顶端。例如，侧墙810的高度小于对应于槽820所在位置处的牺牲层900的厚度。牺牲层900的材料可以参考上述第三材料层500的相关介绍。两者的材料可以相同；当然，两者的材料也可以不同。
[0145]
步骤s7(可选地)：参见图14，在多个侧墙810远离目标刻蚀层300的一侧形成第一抗反射材料层600
′
。
[0146]
例如，在包含牺牲层900的结构上形成第一抗反射材料层600
′
。在一种示例中，牺牲层900能够暴露出侧墙810的顶端；此时，第一抗反射材料层600
′
可以覆盖在牺牲层900上，还可以覆盖侧墙810的顶端。在另一种示例中，牺牲层900不仅填充在槽820中，还延伸到侧墙810的顶端；此时，此时，第一抗反射材料层600
′
可以覆盖在牺牲层900上，例如可以将牺牲层900的上表面完全覆盖。
[0147]
第一抗反射材料层600
′
和第二抗反射材料层600(在图7中示出)的厚度可以大致相等。当然，两者的厚度也可以不相等。第一抗反射材料层600
′
的材料可以参考第二抗反射材料层600(在图7中示出)的相关介绍。两者的材料可以相同；当然，两者的材料也可以不相同。
[0148]
步骤s8：参见图15，在多个侧墙810远离目标刻蚀层300的一侧设置掩膜图案层m1。
[0149]
掩膜图案层m1包括至少一个(例如一个，又如多个)掩膜图案m100，掩膜图案m100具有镂空部m110。例如，图15中示出了两个掩膜图案m100，其中一个掩膜图案m100具有三个镂空部m110，另一个掩膜图案m100具有一个镂空部m110。
[0150]
该掩膜图案层m1可以是由平铺的第四材料层经过图案化之后所形成的。例如，掩膜图案层m1可以由光刻胶经曝光显影制成，其材料与上述光刻胶图案层700(在图8中示出)的材料可以相同。当然，两者的材料也可以不同。掩膜图案层m的厚度与上述光刻胶图案层700(在图8中示出)的厚度可以相等。当然，两者的厚度也可以不等。
[0151]
继续参见图15，在一些实施例中，镂空部m110的形状与槽820的形状不同。例如一镂空部m110的形状可以为折线形、曲线形或块状。其中，块状可以是多边形(例如三角形、矩形、五边形、六边形等)、圆形或椭圆形等。例如，块状的镂空部m110在第二方向上的尺寸(可以称为长度)记为x1，块状的镂空部m110在第一方向上的尺寸(可以称为宽度)记为x2。x1可以大于或等于x2，小于或等于i倍的x2，其中i可以是1.5，2，2.5，3，3.5，4，4.5，5等。
[0152]
在一些实施例中，若步骤s6和步骤s7均不被执行，掩膜图案层m1设置在图12示出的结构上也是可以的。
[0153]
在另一些实施例中，若执行步骤s6而不执行步骤s7，掩膜图案层m1设置在图13示出的结构上；具体地，掩膜图案层m1覆盖在牺牲层900的上表面上，或者覆盖在牺牲层900和侧墙810的顶端上。基于此，相较于形成牺牲层900后的结构前的结构的上表面而言，形成牺牲层900后的结构的上表面更为平坦，从而能够为掩膜图案层m1提供较为平坦的承载面，使得掩膜图案层m1中的掩膜图案m100能够更精确地复刻到下面的层上。
[0154]
在又一些实施例中，若执行步骤s6和s7，掩膜图案层m1设置在图14示出的结构上，而得到图15示出的结构。由于掩膜图案层m1设置在第一抗反射材料层600
′
上，这样除了能够使得掩膜图案层m1中的掩膜图案m100更精确地复刻到下面的层上，还能够降低在光刻工艺中对光的反射。
[0155]
步骤s9：在目标刻蚀层300开设图18示出的第一容置槽rc1和第二容置槽rc2。
[0156]
具体地，参见图15，在对应于掩膜图案层m1和各镂空部m110所占区域以外的区域fa的槽820的位置处，刻蚀目标刻蚀层300，以形成图18示出的第一容置槽rc1。即，若一槽820在目标刻蚀层300上的正投影，与掩膜图案层m1和各镂空部m110在目标刻蚀层300上的正投影均不交叠，则对目标刻蚀层300中位于该槽820的正下方的部分进行刻蚀，以形成第一容置槽rc1。示例性地，在第三方向(即目标刻蚀层300的厚度方向，例如图2c的z轴方向)上，第一容置槽rc1可以贯穿目标刻蚀层300；当然也可以如图18示出的那样，第一容置槽rc1的深度小于目标刻蚀层300的厚度。
[0157]
在一些实施例中，参见图15，多个槽820还包括第一槽822。第一槽822在目标刻蚀层300上的正投影与掩膜图案层m1和镂空部m110在目标刻蚀层300上的正投影均不交叠，且第一槽822位于相邻两个侧墙810之间。对第一槽822下方的目标刻蚀层300进行刻蚀，能够形成图18示出的第一容置槽rc1。
[0158]
在图15示出的槽820中与镂空部m110对应的位置处，刻蚀目标刻蚀层300，以形成图18示出的第二容置槽rc2。即，在第三方向上，若一槽820与至少一个镂空部m110存在正对区域，则对目标刻蚀层300中位于该正对区域正下方的部分进行刻蚀，以形成第二容置槽
rc2。示例性地，在第三方向上，第二容置槽rc2可以贯穿目标刻蚀层300；当然也可以如图18示出的那样，第二容置槽rc2的深度小于目标刻蚀层300的厚度。
[0159]
在一些实施例中，继续参见图15，上述多个槽820包括第二槽821。第二槽821在目标刻蚀层300上的正投影覆盖镂空部m110在目标刻蚀层上300的正投影。基于此，第二槽821在目标刻蚀层300上的正投影的面积小于镂空部m110在目标刻蚀层上300的正投影的面积；这样一来，第二槽821的局部被掩膜图案层m1遮挡，此时，第二槽821与镂空部m110的正对区域由镂空部m110所在区域决定。于是，在第二槽821中与镂空部m110对应的位置处刻蚀目标刻蚀层300，即，对目标刻蚀层300中位于该镂空部m110正下方的部分进行刻蚀，从而形成图18示出的第二容置槽rc2。这样一来，一第二容置槽rc2的形状与一镂空部m110的形状相匹配，从而能够根据希望形成的第二容置槽rc2的形状，来配置镂空部m110。
[0160]
其中，本文中“a在b上的正投影”，是指沿垂直于b所在平面的方向上，a在b所在平面上的投影。例如，第一槽822在目标刻蚀层300上的正投影，是指沿目标刻蚀层300的厚度方向，第一槽822在目标刻蚀层300上的投影。
[0161]
另外，沿第一方向，第一槽822的宽度d3小于第二槽821的宽度d4。无论第一槽822的宽度d3有多小，都可以按照实际需求配置第二槽821的宽度d4。例如，第二槽821的宽度d4是第一槽822的宽度d3的2倍(或者3倍、或4倍)以上。这样一来，相应形成的图18中的第二容置槽rc2的宽度也就可以灵活调整，而不受第一容置槽rc1的约束。
[0162]
在一些实施例中，本步骤s9可以包括：
[0163]
步骤s91：参见图15～图16，以掩膜图案层m1为掩膜，刻蚀第一抗反射材料层600
′
，以将掩膜图案m100复刻到第一抗反射材料层600
′
上，而形成第一抗反射图案层。此外，还可以以掩膜图案层m1为掩膜，去除所述牺牲层900中未被掩膜图案层m1遮挡的部分，得到牺牲保留图案层910。牺牲保留图案层910该刻蚀可以停止在第二材料层400上，这样第二材料层400具有刻蚀阻挡层的作用，防止过度刻蚀。
[0164]
此后，清洗掩膜图案层m1和第一抗反射图案层，得到图16示出的结构。该结构在第二材料层400上保留有牺牲保留图案层910和侧墙810。此时，牺牲保留图案层910和多个侧墙810整体构成的层中包含的镂空部，与后续待形成的图18中的第一容置槽rc1和第二容置槽rc2位置对应。
[0165]
步骤s92：参见图16～图17，以牺牲保留图案层910和多个侧墙810为掩膜，刻蚀第二材料层400，以将掩膜上的图案转移到第二材料层400上，而形成硬掩膜图案层。这样一来，硬掩膜图案层中包含的镂空部，与后续待形成的图18中的第一容置槽rc1和第二容置槽rc2位置对应。
[0166]
示例性地，硬掩膜图案层可以包括多种硬掩膜图案，例如第一硬掩膜图案410、第二硬掩膜图案420和第三硬掩膜图案430。
[0167]
其中，在第三方向(即目标刻蚀层300的厚度方向)上，第一硬掩膜图案410仅被侧墙810遮挡，而不被牺牲保留图案层910遮挡。即，第一硬掩膜图案410位于一侧墙810的正下方，复刻了该侧墙810的图案。
[0168]
在第三方向上，第二硬掩膜图案420仅被掩膜图案m100遮挡，而不被侧墙810遮挡。即，第二硬掩膜图案420位于牺牲保留图案层910的正下方，复刻了牺牲保留图案层910的一图案。
[0169]
在第三方向上，第三硬掩膜图案430的一部分被侧墙810遮挡，另一部分被掩膜图案m100遮挡。可以说，第三硬掩膜图案430复刻了牺牲保留图案层910的一图案，以及和该图案紧邻的至少一个侧墙810的图案。
[0170]
第二材料层400的材料可以为多晶硅。由于多晶硅的物理特性，所形成的硬掩膜图案层具有较好的垂直性，从而可以在目标刻蚀层300上获得垂直性较好的容置槽，进一步地，可以修饰容置槽中图案的形貌，改善图16示出的结构中，牺牲保留图案层910和多个侧墙810构成的层中包含的镂空部，其侧壁的粗糙度对容置槽和容置槽中图案的形貌的不良影响。
[0171]
步骤s93：参见图17，以硬掩膜图案层为掩膜对目标刻蚀层300进行刻蚀，将掩膜上的图案转移到目标刻蚀层300上，以形成图18示出的结构；此时的目标刻蚀层300可以被称为目标刻蚀保留层，以便和被刻蚀之前的目标刻蚀层300相区分。
[0172]
其中，目标刻蚀保留层具有至少一个(例如多个)第一容置槽rc1和至少一个(例如一个，又如多个)第二容置槽rc2。一第一容置槽rc1复刻了硬掩膜图案层中一镂空部的图案，且该第一容置槽rc1可以贯穿或未贯穿目标刻蚀层300。一第二容置槽rc2也复刻了硬掩膜图案层中一镂空部的图案，且该第二容置槽rc2可以贯穿或未贯穿目标刻蚀层300。
[0173]
示例性地，目标刻蚀保留层可以包括第一保留图案300a、第二保留图案300b和第三保留图案300c。其中，第一保留图案300a复刻了第一硬掩膜图案410，第二保留图案300b复刻了第二硬掩膜图案420，第三保留图案300c复刻了第三硬掩膜图案430。
[0174]
基于此，第二容置槽rc2可以位于相邻两个第三保留图案300c之间，或者开设在一第三保留图案300c上，亦或者，位于相邻的一第三保留图案300c和一第二保留图案300b之间。第一容置槽rc1可以位于相邻两个第一保留图案300a之间，或者位于相邻的一第三保留图案300c和一第一保留图案300a之间。
[0175]
在一些实施例中，在步骤s91中可以不清洗掩膜图案层m1，而是在步骤s92或者步骤s93完成后再清洗。同样的，在步骤s92中可以不清洗牺牲保留图案层910和侧墙810，而是在步骤s93完成后再清洗。
[0176]
在目标刻蚀层300包括叠置的多个介质层的实施例中，步骤s93将目标刻蚀层300中最远离硬掩膜图案层(即，将第二材料层400图案化形成的层)的介质层刻蚀一部分，将其余的介质层刻穿。例如，步骤s93将第一氧化物层310刻蚀一部分，将氮化物层320和第二氧化物层330刻穿。
[0177]
步骤s10：参见图19，在第一容置槽rc1中形成第一图案ta1，在第二容置槽rc2中形成第二图案ta2。
[0178]
示例性地，第一图案ta1和第二图案ta2的材料可以相同，例如均为导电材料js；此时，二者均为导电图案。导电材料js例如为钨、钴、铜、铝等金属材料一种或多种的组合，还可以包括金属硅化物等。在第一容置槽rc1中填充导电材料js(例如铜或钨等金属材料)，以形成第一图案ta1。在第二容置槽rc2中填充导电材料js(例如铜或钨等金属材料)，以形成第二图案ta2。
[0179]
示例性地，在填充导电材料js之前，可以在第一容置槽rc1和第二容置槽rc2内沉积辅助材料，以帮助导电材料js更好地附着在第一容置槽rc1和第二容置槽rc2的内壁上。
[0180]
在一些实施例中，填充导电材料js可以为铜。在第一容置槽rc1和第二容置槽rc2
内沉积的辅助材料为钽(ta)和氮化钽(tan)中的至少一者，该辅助材料不仅可以使铜更好地附着在第一容置槽rc1和第二容置槽rc2的内壁上，而且还可以防止铜扩散至目标刻蚀保留层(即，将目标刻蚀层300图案化形成的层)中。关于导电材料js的填充可以采用ecp(electrofill copper plating)电镀法来实现。
[0181]
在导电材料js填充完成之后，可以对图19示出的结构(即形成第一图案ta1和第二图案ta2之后的结构)进行退火工艺，以及通过化学机械研磨(chemical-mechanical polishing,cmp)对该结构进行平坦化处理，以使该结构获得平整的上表面。
[0182]
在一些实施例中，第一图案ta1的数量可以为多个，多个第一图案ta1用作至少一组线形图案。同一组线形图案中，各线形图案的延伸方向大致平行；例如，各自的延伸方向完全平行，又如任两条的延伸方向之间的夹角相差小于5度。同一组线形图案中，每条线形图案的宽度(即在第一方向上的尺寸，第一方向为一组线形图案的排列方向)可以大致相同，即该线形图案在最宽位置处的尺寸与最窄位置处的尺寸的差值小于该线形图案的平均宽度的20％，也可以小于10％，或5％。同一组线形图案中，各线形图案的长度(例如沿第二方向上的尺寸，第二方向垂直于第一方向)可以相同，也可以不同。
[0183]
在一些实施例中，第二图案ta2的数量可以是至少一个(例如一个，又如多个)。第二图案ta2的形状可以与任一第一图案ta1的形状不同。例如第二图案ta2可以是折线形、曲线形或块状。
[0184]
示例性地，第二图案ta2为块状。例如，块状的第二图案ta2在第二方向上的尺寸(可以称为长度)记为xc，块状的第二图案ta2在第一方向上的尺寸(可以称为宽度)记为xk。xc可以大于或等于xk，小于或等于p倍的xk，其中p可以是1.5，2，2.5，3，3.5，4，4.5，5等。当然，xc还可以小于xk。
[0185]
例如，在第二图案ta2为块状的情况，沿第二方向，一第一图案ta1(例如每个第一图案ta1)的尺寸大于或等于第二图案ta2的尺寸(可称为长度)的3～5倍。该第一图案ta1的长度的上限可以根据实际需要配置。
[0186]
又如，在第二图案ta2为块状的情况，沿第一方向，一第二图案ta2的尺寸(即可称为宽度)大于或等于第一图案ta1的尺寸(可称为宽度)的n倍以上；其中，n大于等于2，例如可以是2，2.5，3，3.5，4，4.5或5等。第二图案ta2的宽度的上限可以根据实际需要配置，例如n小于等于5。
[0187]
在一些实施例中，结合图2c，包含第一图案ta1和第二图案ta2的导电图案层可以用作阵列器件100中的一互联导体层。即，互联导体层包括多个第一图案ta1和至少一个(例如一个，又如多个)第二图案ta2。多个第一图案为延伸方向平行的多条线形图案，第二图案与第一图案的形状不同，且为折线形、曲线形或块状。
[0188]
示例性地，互联导体层可以是图2c中的第一互联导体层ly1。基于此，提供以下多个示例。
[0189]
示例1
[0190]
多个第一图案ta1包括多条位线bl；即多条位线bl为延伸方向大致平行的多条线形图案。至少一个第二图案ta2包括至少一个与串选择线ssl耦接的第一连接部121，此时，第一连接部为块状。
[0191]
示例2
[0192]
多个第一图案ta1包括多条位线bl和多条栅线连接线122；此时，位线bl和栅线连接线122的延伸方向大致平行。至少一个第二图案ta2包括至少一个串选择线ssl耦接的第一连接部121，此时，第一连接部为块状。
[0193]
示例3
[0194]
多个第一图案ta1包括多条位线bl，至少一个第二图案ta2包括至少一条(例如一条，又如多条)栅线连接线122，栅线连接线122被配置为将同一栅极层g中的多条字线wl电连接，或者被配置为将同一栅极层g中的多条地选择线gsl电连接；该栅线连接线122为折线形或曲线形。
[0195]
需要说明的是，在一些可能的实现方式中，第一互联导体层ly1中所有栅线连接线122可以均为折线形或曲线形。在另一些可能的实现方式中，第一互联导体层ly1包含多条栅线连接线122，其中一些栅线连接线122可以均为折线形或曲线形，另一些栅线连接线122可以作为第一图案ta1，而与位线bl大致平行设置。
[0196]
示例4
[0197]
多个第一图案ta1包括多条位线bl，至少一个第二图案ta2包括至少一条折线形或曲线形的位线bl。即，第一互联导体层ly1包含多条位线bl，其中一些位线bl为大致平行设置的线形图案，另一些位线bl均为折线形或曲线形。此外，至少一个第二图案ta2还可以包括至少一个块状的第一连接部121。
[0198]
示例5
[0199]
多个第一图案ta1包括多条栅线连接线122，栅线连接线122被配置为将同一栅极层g中的多条字线wl电连接，或者被配置为将同一栅极层g中的多条地选择线gsl电连接；此时，多条栅线连接线122大致平行设置。至少一个第二图案ta2包括至少一条位线bl，位线bl为折线形或曲线形。
[0200]
需要说明的是，在一些可能的实现方式中，第一互联导体层ly1中所有位线bl可以均为折线形或曲线形。在另一些可能的实现方式中，第一互联导体层ly1包含多条位线bl，其中一些位线bl可以均为折线形或曲线形，另一些位线bl可以作为第一图案ta1，大致平行设置。
[0201]
又示例性地，互联导体层可以是图2c中的第二互联导体层ly2。第二互联导体层m1可以包括多条信号传输线；每条信号传输线与栅极层g耦接。例如，第二互联导体层m1包括多条第一信号传输线ssl’，多条第二信号传输线wl’和至少一条第三信号传输线gsl’。第一信号传输线ssl’可以与串选择线ssl耦接。第二信号传输线wl’与字线wl耦接。第三信号传输线gsl’与地选择线gsl耦接。基于此，提供以下多个示例。
[0202]
示例6
[0203]
多个第一图案ta1可以包括多条信号传输线；此时，这些信号传输线大致平行设置。具体地，多个第一图案ta1可以包括一组第一信号传输线ssl’。或者，多个第一图案ta1可以包括一组第二信号传输线wl’。或者，多个第一图案ta1可以包括一组第二信号传输线wl’和至少一条第三信号传输线gsl’。至少一个第二图案ta2包括至少一个第二连接部123，第二连接部123与位线bl耦接，第二连接部123为块状。
[0204]
示例7
[0205]
多个第一图案ta1可以包括大致平行设置的多条信号传输线，至少一个第二图案
ta2包括至少一条折线形或曲线形的信号传输线。
[0206]
需要说明的是，在一些可能的实现方式中，多个第一图案ta1可以包括一组第一信号传输线ssl’；至少一个第二图案ta2包括至少一条第二信号传输线wl’，或者包括至少一条第三信号传输线gsl’，或者包括至少一条第二信号传输线wl’和至少一条第三信号传输线gsl’。
[0207]
在另一些可能的实现方式中，在一些可能的实现方式中，多个第一图案ta1可以包括一组第二信号传输线wl’，或者包括一组第二信号传输线wl’和至少一条第三信号传输线gsl’。至少一个第二图案ta2可以包括至少一条第一信号传输线ssl’。当然，可以理解的是，还可以有一些第一信号传输线ssl’用作第一图案ta，而大致平行设置。
[0208]
根据本公开的图案的制备方法，目标刻蚀层300、第二材料层400、第三材料层500和第二抗反射材料层600等层采取不同的材料。又或者目标刻蚀层300、第二材料层400、牺牲层900和第一抗反射材料层600
′
等层采取不同的材料。例如，目标刻蚀层300的材料可以为teos，第二材料层400的材料可以为多晶硅，第三材料层500的材料可以为a-c，第二抗反射材料层600的材料可以为氮氧化硅，牺牲层的材料可以为a-c，第一抗反射材料层600
′
的材料可以为氮氧化硅。由于不同材料的特性和选择刻蚀比，在sadp的过程中，可以改善图案的转移(或者说复刻)效果。
[0209]
本公开的实施例提供的图案的制备方法，由于无需将相邻第一图案ta1进行连接，也无需对这些相邻的第一图案ta1进行切断，来形成第二图案ta2，因此能够降低对制备工艺的要求。并且，第二图案ta2的尺寸不受第一图案ta1的尺寸的约束，可以根据实际需要配置，从而有利于对二者尺寸的灵活调整。
[0210]
此外，由于步骤s9中可以同步形成第一容置槽rc1和第二容置槽rc2，步骤s10中可以同步形成第一图案ta1和第二图案ta2，因此能够有效地减少工艺步骤，进而节省生产成本。
[0211]
图20为根据一些实施例的存储系统的框图。图21为根据另一些实施例的存储系统的框图。
[0212]
请参见图20和图21，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。
[0213]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0214]
在一些实施例中，参见图20，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。
[0215]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡
(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0216]
在另一些实施例中，参见图21，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(solid state drives，简称ssd)中。
[0217]
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0218]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
[0219]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0220]
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0221]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0222]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0223]
在一些实施例中，电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0224]
在另一些实施例中，电子识别可以包括上文所述的电子器件。
[0225]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。