半导体器件及操作时钟发生器的方法与流程

1.本技术的实施例涉及半导体技术领域，更具体地，涉及半导体器件及操作时钟发生器的方法。


背景技术：

2.半导体器件包括多个存储器体(memory bank)。每个存储器体包括多个存储器阵列。每个存储器阵列包括多个位单元。可以对位单元执行写入操作以在其中储存数据的位。可以对位单元执行读取操作以从其检索数据的位。


技术实现要素：

3.根据本技术的实施例的一个方面，提供了一种半导体器件，包括：存储器体；第一时钟发生器，包括被配置为接收外部时钟信号的第一晶体管，第一时钟发生器被配置为生成基于外部时钟信号并且控制向存储器体写入和从存储器体读取的全局时钟信号；以及第二时钟发生器，包括被配置为接收外部时钟信号的第一晶体管，第二时钟发生器被配置为生成基于外部时钟信号并且控制从存储器体读取的流水线操作的流水线时钟信号，其中，第二时钟发生器的第一晶体管不同于第一时钟发生器的第一晶体管。
4.根据本技术的实施例的另一个方面，提供了一种半导体器件，包括：存储器体，包括存储器阵列和局部控制电路；全局控制电路；第一时钟发生器，形成在全局控制电路中并且被配置为生成全局时钟信号，全局时钟信号通过局部控制电路接收并控制对存储器阵列的写入操作和读取操作；流水线控制电路；以及第二时钟发生器，形成在流水线控制电路中，与第一时钟发生器分离，并且被配置为生成流水线时钟信号，流水线时钟信号控制与读取操作相关联的指令的流水线。
5.根据本技术的实施例的又一个方面，提供了一种操作时钟发生器的方法，包括：启用第一时钟发生器以生成全局时钟信号；第一时钟发生器通过全局时钟信号控制对半导体器件的存储器体的写入操作和读取操作；启用第二时钟发生器以生成流水线时钟信号；以及第二时钟发生器通过流水线时钟信号控制与读取操作相关联的指令的流水线，其中，启用第二时钟发生器以生成流水线时钟信号独立于启用第一时钟发生器以生成全局时钟信号。
附图说明
6.当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面：
7.图1是图示根据本公开的各个实施例的示例性半导体器件的示意图；
8.图2是图示根据本公开的各种实施例的更详细的示例性半导体器件的示意图；
9.图3是图示根据本公开的各种实施例的示例性位单元的示意图；
10.图4是图示根据本公开的各种实施例的示例性第一时钟发生器的示意图；
11.图5是图示根据本公开的各种实施例的操作第一时钟发生器的示例性方法的流程
图；
12.图6是图示根据本公开的各种实施例的示例性第二时钟发生器的示意图；和
13.图7是图示根据本公开的各种实施例的另一示例性半导体器件的示意图。
具体实施方式
14.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
15.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
16.在存储器系统中，操作速度通常是基本的设计目标，并且有时是主要目标。写入操作和读取操作可能是存储器系统的操作中的延迟来源。在如本文所述的某些系统和方法中，可以使用流水线(pipeline)技术执行写入操作和读取操作以增加吞吐量。在流水线技术中，不是在获取下一个要执行的指令之前等待要完成的当前指令的执行，而是在当前指令正在执行的同时获取下一个指令。也就是说，流水线技术同时获取指令和执行指令。
17.在示例性实施例中，半导体器件，例如图1所示的半导体器件100，包括一个或多个存储器体，例如图2所示的存储器体210。存储器体210包括多个存储器阵列，例如图2所示的存储器阵列240-270。每个存储器阵列240-270包括多个位单元，例如图3所示的位单元300。可以对位单元300执行写入操作以在其中储存数据的位。可以对位单元300执行读取操作以从其检索数据的位。与写入操作和读取操作相关联的指令可以是流水线的以增加半导体器件100的吞吐量。在某些场景中，半导体器件100可以包括单个时钟发生器，时钟发生器生成时钟信号以用于同步读取操作、写入操作和流水线操作。在某些场景中，流水线架构在执行某些操作时实际上可能比非流水线架构执行得慢。例如，当正在执行除了读取操作或写入操作之外的流水线操作时，可能会在非读取操作遍历流水线时带来显著的时间损失。这种时间损失可以包括增加设置时间/保持时间的持续时间，这可以继而导致时钟低时间的持续时间增加。
18.在某些实施例中，如本文所述的系统和方法提供了一种半导体器件100，半导体器件100包括用于写入操作、读取操作和流水线操作的单独时钟发生器。例如，半导体器件100包括专用于控制存储器阵列的写入操作和读取操作的第一时钟发生器110和专用于控制存储器阵列的指令的流水线操作的第二时钟发生器120。因此，第一和第二时钟发生器110、120可以彼此独立地启用/禁用。结果，在没有写入操作和读取操作的流水线操作期间，即，当禁用第一时钟发生器110并且启用第二时钟发生器110时，本公开的半导体器件100的设
置/保持时间的持续时间以及时钟低时间的持续时间与常规半导体器件相比可以例如减少多于30％。
19.更详细地，图1是图示根据本公开的各种实施例的示例性半导体器件100的示意图。如图1所示，半导体器件100，例如静态随机存取存储器(sram)器件、动态随机存取存储器(dram)器件或任何合适的存储器器件，包括一个或多个存储器体，例如图2所示的存储器体210。存储器体210包括多个存储器阵列，例如存储器阵列240-270。每个存储器阵列240-270包括多个位单元，例如图3所示的位单元300。可以对位单元300执行写入操作以在其中储存数据的位。可以对位单元300执行读取操作以从其检索数据的位。与写入操作和读取操作相关联的指令可以是流水线的以增加半导体器件100的吞吐量。
20.半导体器件100还包括第一时钟发生器110和与第一时钟发生器110分离的第二时钟发生器120。第一时钟发生器110被配置为例如从半导体器件100外部的辅助电路接收外部时钟信号(xclk)，并且基于外部时钟信号(xclk)生成全局时钟信号(gck)。全局时钟信号(gck)控制对位单元300写入和从位单元300读取。第一时钟发生器110还被配置为基于外部时钟信号(xclk)生成数据时钟信号(dck)。数据时钟信号(dck)控制进出半导体器件100的数据传输，例如位单元300和半导体器件100外部的辅助电路之间的传输。
21.第二时钟发生器120被配置为接收外部时钟信号(xclk)并且基于外部时钟信号(xclk)生成流水线时钟信号(pck)。流水线时钟信号(pck)控制位单元300的指令的流水线。
22.图2是图示根据本公开的各种实施例的更详细的示例性半导体器件100的示意图。如图2所示，半导体器件100包括多个存储器体(图2中仅示出了存储器体210中的一个)、全局控制电路220和流水线控制电路230。在替代实施例中，半导体器件100包括单一的存储器体。存储器体210包括多个存储器阵列，例如存储器阵列240、存储器阵列240上方的存储器阵列250、存储器阵列240右侧的存储器阵列260、以及存储器阵列260上方和存储器阵列250右侧的存储器阵列270。每个存储器阵列240-270包括多个位单元，例如图3所示的位单元300。位单元300可以排列成行和列的阵列。每列中的位单元300连接在各自的位线和各自的互补位线之间。每行中的位单元300连接到各自的字线。
23.虽然存储器体210以具有四个存储器阵列240-270为示例，但可以理解的是，在阅读取本公开之后，存储器体210的存储器阵列的数量可以根据需要增加或减少。
24.存储器体210还包括局部控制电路，局部控制电路具有左局部输入和输出(lio)、右lio以及在左lio和右lio之间的局部控制器(lctrl)。局部控制电路还具有将左lio和右lio以及局部控制器(lctrl)与半导体器件100外部的辅助电路隔离的左边缘和右边缘210a、210b。
25.如图2所示，存储器体210还包括在局部控制器(lctrl)下方和在存储器阵列240、260之间的下部地址解码器以及在局部控制器(lctrl)上方和在存储器阵列250、270之间的上部地址解码器。
26.全局控制电路220包括左全局输入和输出(gio)、右gio以及在左gio和右gio之间的全局控制器(gctrl)。全局控制电路220具有左边缘和右边缘220a、220b，左边缘和右边缘220a、220b将左gio和右gio以及全局控制器(gctrl)与半导体器件100外部的辅助电路隔离。
27.全局控制电路220形成有第一时钟发生器110，第一时钟发生器110例如从半导体
器件100外部的辅助电路接收芯片启用信号(ceb)，以及例如从半导体器件100外部的辅助电路接收外部时钟信号(xclk)。当第一时钟发生器110被启用时，例如，当芯片启用信号(ceb)从低逻辑电平转变为高逻辑电平时，第一时钟发生器110基于外部时钟信号(xclk)生成全局时钟信号(gck)和数据时钟信号(dck)。在替代实施例中，当芯片启用信号(ceb)从高逻辑电平转变为低逻辑电平时，启用第一时钟发生器110。
28.流水线控制电路230包括左流水线输入和输出(pio)、右pio以及左pio和右pio之间的流水线控制器(pctrl)。流水线控制电路230具有左边缘和右边缘230a、230b，左边缘和右边缘230a、230b将左pio和右pio以及局部控制器(lctrl)与半导体器件100外部的辅助电路隔离。
29.流水线控制电路230形成有第二时钟发生器120，第二时钟发生器120例如从半导体器件100外部的辅助电路接收芯片启用信号(pipeqen)和外部时钟信号(xclk)。当第二时钟发生器120被启用时，例如，当芯片启用信号(pipeqen)从低逻辑电平转变为高逻辑电平时，第二时钟发生器120基于外部时钟信号(xclk)生成流水线时钟信号(pck)。在替代实施例中，当芯片启用信号(pipeqen)从高逻辑电平转变为低逻辑电平时，第二时钟发生器120被启用。
30.综上所述，第一时钟发生器110和第二时钟发生器120彼此分离。这样，第一时钟发生器110可以通过芯片启用信号(ceb)被启用或禁用，以生成独立于芯片启用信号(pipeqen)的全局时钟信号(gck)和数据时钟信号(dck)，即不管芯片启用信号(pipeqen)具有逻辑高电平或逻辑低电平。同样地，第二时钟发生器120可以通过芯片启用信号(pipeqen)被启用或禁用，以生成独立于芯片启用信号(ceb)的流水线时钟信号(pck)，即不管芯片启用信号(ceb)具有高逻辑电平或低逻辑电平。
31.图3中描绘了支持位单元300的电路的示例。应当理解，这些电路是作为示例(而非限制)提供的，并且其他合适的位单元300电路在本公开的范围内。图3是图示根据本公开的各种实施例的示例性位单元300的示意图。如图3所示，示例位单元300是6t位单元并且包括一对p型金属氧化物半导体(pmos)晶体管和两对n型金属氧化物半导体(nmos)晶体管。示例位单元300还包括被配置为接收电源电压(vdd)的第一电源电压节点310，以及连接到电接地或被配置为接收负电源电压的第二电源节点320。一对交叉耦合的反相器330、340连接在电源电压节点310、320之间。反相器330、340中的每个包括pmos晶体管和nmos晶体管。数据节点350连接在交叉耦的合反相器330的输出和传输晶体管360之间。互补数据节点370连接在交叉耦的合反相器340的输出和传输晶体管380之间。传输晶体管360、380连接到字线(wl)。位线(bl)通过传输晶体管360连接到数据节点350。互补位线(blb)通过传输晶体管380连接到互补数据节点370。
32.可以通过断言字线(wl)上的高逻辑电平和位线(bl)上的具有低/高逻辑电平的数据位而对位单元300执行写入操作。位线(bl)上的数据位通过传输晶体管360被锁存并且储存在存储节点350处。可以通过检测储存在存储节点350处的数据位而例如通过半导体器件100的读取端口对位单元300执行读取操作。
33.图4中描绘了用于第一时钟发生器110的示例支持电路。应当理解，这些电路是作为示例(而非限制)提供的，并且其他合适的第一时钟发生器110电路在本公开的范围内。图4是图示根据本公开的各种实施例的示例性第一时钟发生器110的示意图。如图4所示，示例
性第一时钟发生器110包括pmos晶体管410，一对nmos晶体管420、430，缓冲器和锁存器电路440以及一对反相器450、460。晶体管410-430连接在电源电压节点310、320之间。
34.缓冲器和锁存器电路440连接到晶体管410、420之间的节点和反相器450的输入。反相器450的输出连接到左gio和右gio以及局部控制器(lctrl)。反相器460的输入连接到左gio和右gio。缓冲器和锁存器电路440具有接收复位信号的复位端子。缓冲器和锁存器电路440还具有接收启用信号的芯片启用端子和接收时钟信号的时钟端子。下面将参照图5描述第一时钟发生器110的操作。
35.在一些实施例中，反相器450、460中的至少一个形成在全局控制器(gctrl)中。在其他实施例中，反相器450、460中的至少一个形成在全局控制电路220的边缘220a和/或边缘220b处。
36.图5是图示根据本公开的各种实施例的操作第一时钟发生器110的示例性方法500的流程图。为了便于理解，现在将进一步参考图2-图4来描述方法500。可以理解，方法500适用于除了图2-图4的结构之外的结构。此外，应当理解，在方法500的替代实施例中，可以在方法500之前、期间和之后提供附加的操作，并且可以替换或消除下面描述的一些操作。
37.在操作510中，进一步参考图4，第一时钟发生器110在其晶体管430的栅极端子处接收具有高逻辑电平的芯片启用信号(ceb)，从而激活晶体管430。如下所述，这启用第一时钟发生器110以生成全局时钟信号(gck)和数据时钟信号(dck)。芯片启用信号(ceb)可以由半导体器件100外部的辅助电路生成。
38.在操作520中，进一步参考图4，第一时钟发生器110在其晶体管420的栅极端子处接收具有低逻辑电平的外部时钟信号(xclk)，从而去激活晶体管420。这将反相器450的输入与电接地断开连接。外部时钟信号(xclk)可以由半导体器件100外部的辅助电路生成。
39.在操作530中，进一步参考图4，第一时钟发生器110在其晶体管410的栅极端子处接收具有低逻辑电平的复位信号(reset)，从而激活晶体管410。这将反相器450的输入连接到电源电压(vdd)。复位信号(reset)可以由左gio和右gio生成。
40.结果，在操作540中，进一步参考图4，第一时钟发生器110输出具有低逻辑电平的全局时钟信号(gck)和数据时钟信号(dck)。全局时钟信号(gck)由局部控制器(lctrl)接收。数据时钟信号(dck)由左gio和右gio接收。
41.此后，在操作550中，进一步参考图4，第一时钟发生器110在其晶体管410的栅极端子处接收具有高逻辑电平的复位信号(reset)，从而去激活晶体管410。这将反相器450的输入与电源电压(vdd)断开连接。
42.在操作560中，进一步参考图4，第一时钟发生器110在其晶体管420的栅极端子处接收具有高逻辑电平的外部时钟信号(xclk)，从而激活晶体管420。这将反相器450的输入连接到电接地。
43.结果，在操作570中，进一步参考图4，第一时钟发生器110输出具有高逻辑电平的全局时钟信号(gck)和数据时钟信号(dck)。重复操作520-570直到第一时钟发生器110在其晶体管430的栅极端子处接收到具有低逻辑电平的芯片启用信号(ceb)。全局控制电路220通过全局时钟信号(gck)控制对位单元300的写入和从位单元300的读取。即，全局时钟信号(gck)用于通过全局控制电路220同步对位单元300的读取操作和写入操作。全局控制电路220进一步通过数据时钟信号(dck)控制进出半导体器件100的数据传输，例如在位单元300
和半导体器件100外部的辅助电路之间。即，数据时钟信号(dck)用于通过全局控制电路220同步向位单元300以及从位单元300传输数据。此后，第一时钟发生器110可以在其晶体管430的栅极端子处接收具有低逻辑电平的芯片启用信号(ceb)，从而禁用第一时钟发生器110生成全局时钟信号(gck)和数据时钟信号(dck)。
44.图6中描绘了用于第二时钟发生器120的示例支持电路。应当理解，这些电路是作为示例(而非限制)提供的，并且其他合适的第二时钟发生器120电路在本公开的范围内。图6是图示根据本公开的各种实施例的示例性第二时钟发生器120的示意图。因为第二时钟发生器120的构造和操作类似于上文结合第一时钟发生器110描述的构造和操作，为了简洁起见，这里将省略对其的详细描述。
45.图7是图示根据本公开的各种实施例的另一示例性半导体器件700的示意图。如图7所示，半导体器件700与半导体器件100的不同之处在于半导体器件700省去了存储器阵列240、250，左lio，左gio和左pio。也就是说，半导体器件700包括存储器阵列260、270，右lio，右gio和右pio。在替代实施例中，半导体器件700省去存储器阵列260、270，右lio，右gio和右pio。在这样的替代实施例中，半导体器件700包括存储器阵列240、250，左lio，左gio和左pio。这样，与在半导体器件100的左侧和右侧的存储器阵列上执行读取操作和写入操作的先前实施例不同，在该实施例中，在半导体器件700的要么左侧要么左侧的存储器阵列上执行读取操作和写入操作。
46.因此已经表明，本公开的半导体器件100、700包括一个或多个存储器体210以及第一和第二时钟发生器110、120。第一时钟发生器110生成控制半导体器件100、700的写入操作和读取操作的全局时钟信号(gck)以及控制进出半导体器件100、700的数据传输的数据时钟信号(dck)。第二时钟发生器120与第一时钟发生器110分离并生成控制半导体器件100、700的流水线操作的流水线时钟信号(pck)。因为第一时钟发生器110和第二时钟发生器120彼此分离，所以第一时钟发生器和第二时钟发生器可以被彼此独立地启用/禁用。这样的构造减少了设置/保持时间的持续时间，以及时钟低时间的持续时间。例如，当执行流水线操作而没有写入操作和读取操作时，可以启用第二时钟发生器120，而禁用第一时钟发生器110。也就是说，在执行流水线操作之前，无需等待写入操作和读取操作被禁用。
47.在一实施例中，半导体器件包括存储器体以及第一和第二时钟发生器。第一时钟发生器包括被配置为接收外部时钟信号的第一晶体管。所述第一时钟发生器被配置为生成全局时钟信号，所述全局时钟信号基于所述外部时钟信号并且控制向所述存储器体写入和从所述存储器体读取。第二时钟发生器包括被配置为接收外部时钟信号的第一晶体管。所述第二时钟发生器被配置为生成流水线时钟信号，所述流水线时钟信号基于所述外部时钟信号并且控制从所述存储器体读取的流水线操作。第二时钟发生器的第一晶体管不同于第一时钟发生器的第一晶体管。
48.在一些实施例中，第一时钟发生器还包括被配置为接收第一芯片启用信号的第二晶体管，第二时钟发生器还包括被配置为接收第二芯片启用信号的第二晶体管，其中，第二时钟发生器的第二晶体管与第一时钟发生器的第二晶体管断开连接。
49.在一些实施例中，第一时钟发生器还包括被配置为接收复位信号的第二晶体管，第二时钟发生器还包括被配置为接收复位信号的第二晶体管，并且第二时钟发生器的第二晶体管不同于第一时钟发生器的第二晶体管。
50.在一些实施例中，第一时钟发生器还被配置为生成控制进出半导体器件的数据传输的数据时钟信号。
51.在一些实施例中，半导体器件还包括包括全局控制电路，全局控制电路包括全局控制器，全局控制器形成有第一时钟发生器的第一晶体管和被配置为接收数据时钟信号的全局输入和输出(gio)。
52.在一些实施例中，第一时钟发生器还包括连接到其第一晶体管并形成在全局控制器中的反相器。
53.在一些实施例中，第一时钟发生器还包括连接到其第一晶体管并形成在全局控制电路的边缘处的反相器。
54.在一些实施例中，半导体器件还包括流水线控制电路，流水线控制电路包括流水线控制器，流水线控制器形成有第二时钟发生器的第一晶体管和被配置为接收流水线时钟信号的流水线输入和输出(pio)。
55.在一些实施例中，第二时钟发生器还包括连接到其第一晶体管并形成在流水线控制器中的反相器。
56.在一些实施例中，第二时钟发生器还包括连接到其第一晶体管并形成在流水线控制电路的边缘处的反相器。
57.在另一实施例中，半导体器件包括存储器体、全局控制电路、流水线控制电路以及第一和第二时钟发生器。存储器体包括存储器阵列和局部控制电路。第一时钟生成器形成在全局控制电路中并且被配置为生成全局时钟信号，全局时钟信号通过局部控制电路接收并控制对存储器阵列的写入操作和读取操作。第二时钟发生器形成在流水线控制电路中，与第一时钟发生器分离，并且被配置为生成流水线时钟信号，流水线时钟信号控制与读取操作相关联的指令的流水线。
58.在一些实施例中，局部控制电路包括接收全局时钟信号的局部控制器和邻近局部控制器的局部输入/输出(lio)。
59.在一些实施例中，第一时钟发生器还被配置为生成控制进出半导体器件的数据进出的数据时钟信号。
60.在一些实施例中，全局控制电路包括全局控制器，全局控制器形成有第一时钟发生器和被配置为接收数据时钟信号的全局输入和输出(gio)。
61.在一些实施例中，流水线控制电路包括流水线控制器，流水线控制器形成有第二时钟发生器和被配置为接收流水线时钟信号的流水线输入和输出(pio)。
62.在另一实施例中，一种方法包括：启用第一时钟发生器以生成全局时钟信号，第一时钟发生器通过全局时钟信号控制对半导体器件的存储器体的写入操作和读取操作，启用第二时钟发生器以生成流水线时钟信号，以及第二时钟发生器通过流水线时钟信号控制与读取操作相关联的指令的流水线。启用第二时钟发生器以生成流水线时钟信号独立于启用第一时钟发生器以生成全局时钟信号。
63.在一些实施例中，半导体器件包括全局控制电路，全局控制电路包括全局控制器，全局控制器形成有第一时钟发生器和邻近全局控制器的全局输入和输出(gio)。
64.在一些实施例中，方法还包括第一时钟发生器从gio接收复位信号。
65.在一些实施例中，半导体器件包括流水线控制电路，流水线控制电路包括流水线
控制器，流水线控制器形成有第二时钟发生器和被配置为接收流水线时钟信号的流水线输入和输出(pio)。
66.在一些实施例中，方法还包括第二时钟发生器从pio接收复位信号。
67.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。