具有不对称栅极叠置体的纳米片晶体管的制作方法

具有不对称栅极叠置体的纳米片晶体管


背景技术：

1.本发明总体上涉及用于半导体器件的制造方法和所得结构，并且更具体地，涉及用于具有不对称栅极叠置体的纳米片晶体管的改进的工艺和所得结构。
2.已知的金属氧化物半导体场效应晶体管(mosfet)制造技术包括用于构造平面场效应晶体管(fet)的工艺流程。一种平面fet，包括：衬底(也称为硅板)；形成在所述衬底上的栅极；形成在栅极的相对端上的源极和漏极区；以及沟道区，位于栅极下方之衬底表面附近。沟道区将源极区电连接到漏极区，而栅极控制沟道中的电流。栅极电压控制从漏极到源极的路径是开路(“关断”)还是电阻性路径(“接通”)。
3.近年来，研究已经致力于非平面晶体管体系结构的开发。例如，纳米片fet包括非平面结构，其提供了比横向器件增加的器件密度和一些增加的性能。在纳米片fet中，与传统的平面fet相比，沟道被实现为多个叠置体的和间隔开的纳米片。栅极叠置体围绕每个纳米片的整个周界，因此使得沟道区中的更完全的耗尽成为可能，并且还减小了由于更陡的亚阈值摆动(ss)和更小的漏极诱导势垒降低(dibl)而导致的短沟道效应。


技术实现要素：

4.本发明的实施例涉及一种用于形成具有不对称栅极叠置体的纳米片器件的方法。该方法的非限制性实例包括在衬底上形成纳米片叠置体。纳米片叠置体包括交替的半导体层和牺牲层。牺牲衬层形成在纳米片叠置体上，并且电介质栅极结构形成在纳米片叠置体上和牺牲衬层上。在牺牲层的侧壁上形成第一内间隔物。该方法包括在纳米片叠置体的沟道区上方形成栅极。栅极包括在与纳米片叠置体正交的方向上在衬底上延伸的导电桥。在栅极的侧壁上形成第二内间隔物。栅极叠置体是不对称的。
5.本发明的实施例涉及一种半导体结构。半导体结构的非限制性示例包括在衬底上的纳米片叠置体和在纳米片叠置体的沟道区上的栅极。栅极包括在与纳米片叠置体正交的方向上在衬底上延伸的导电桥。电介质栅极结构位于纳米片叠置体和栅极上方。第一内间隔物位于纳米片叠的第一端，第二内间隔物位于纳米片叠的第二端。第一内间隔物和第二内间隔物在工作流的不同部分期间形成(一个在栅极叠置体之前，另一个在栅极叠置体之后)，并且因此，栅极叠置体是不对称的。栅极电介质在第一内间隔物和栅极之间延伸，但不在第二内间隔物和栅极之间延伸。
6.本发明的实施例涉及一种用于形成具有不对称栅极叠置体的纳米片器件的方法。该方法的非限制性实例包括在衬底上形成纳米片叠置体。纳米片叠置体包括交替的半导体层和牺牲层。在纳米片叠置体的侧壁上形成间隔层，并且在衬底上和间隔层的侧壁上形成第一电介质栅极结构。该方法包括在第一电介质栅极结构上形成牺牲衬层以及在牺牲衬层上形成第二电介质栅极结构。牺牲层、间隔层和牺牲衬层被栅极代替。栅极包括位于第一电介质栅极结构和第二电介质栅极结构之间的导电桥。
7.本发明的实施例涉及一种半导体结构。半导体结构的非限制性实例包括在衬底上的纳米片叠置体。第一电介质栅极结构位于衬底上。栅极在纳米片叠置体的沟道区上方。栅
极包括在与纳米片叠置体正交的方向上在衬底上延伸的导电桥。导电桥位于第一电介质栅极结构的表面上。第二电介质栅极结构位于所述导电桥上。
8.本发明的实施例涉及一种半导体结构。半导体结构的非限制性实例包括在衬底上的第一纳米片叠置体。第二纳米片叠置体位于衬底上并邻近第一纳米片叠置体。该结构还包括在衬底上的第一电介质栅极结构。第一电介质栅极结构在第一纳米片叠置体和第二纳米片叠置体之间。该结构包括具有第一部分和第二部分的栅极。第一部分在第一纳米片叠的沟道区上方，第二部分在第二纳米片叠的沟道区上方。该栅极包含一位于该第一部份与该第二部份之间的导电桥。导电桥接位于第一电介质栅极结构的表面上。第二电介质栅极结构在所述导电桥上。
9.通过本发明的技术实现了额外的技术特征和益处。本发明的实施例和方面在本文中详细描述，并且被认为是所要求保护的主题的一部分。为了更好地理解，参考详细描述和附图。
附图说明
10.在说明书的结尾处的权利要求中特别指出并清楚地要求了本文描述的专有权的细节。从下面结合附图的详细描述中，本发明的实施例的前述和其它特征和优点将变得清楚，其中：
11.图1示出了根据本发明的一个或多个实施例的俯视参考图，以及在初始的一组处理操作之后半导体结构沿参考图的线x和y1的截面图；
12.图2示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
13.图3示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
14.图4示出根据本发明一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
15.图5示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
16.图6示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
17.图7示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
18.图8示出了根据本发明的一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
19.图9示出根据本发明一个或多个实施例沿参考视图的线x和y1的半导体结构的截面图；
20.图10示出根据本发明一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
21.图11示出根据本发明一个或多个实施例的半导体结构沿参考视图的线y2的截面图；
22.图12示出根据本发明一个或多个实施例在初始一组处理操作之后半导体结构沿参考视图的线x和y1的截面图；
23.图13示出根据本发明一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
24.图14示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
25.图15示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
26.图16示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
27.图17示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
28.图18示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
29.图19示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
30.图20示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
31.图21示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
32.图22示出根据本发明一个或多个实施例沿参考图的线x和y1的半导体结构的截面图；
33.图23示出根据本发明一个或多个实施例的半导体结构沿参考视图的线x和y1的截面图；
34.图24示出了图示根据本发明的一个或多个实施例的方法的流程图；以及
35.图25示出了图示根据本发明的一个或多个实施例的方法的流程图。
36.这里描述的图是说明性的。在不脱离本发明的范围的情况下，可以对其中描述的图或操作进行许多变化。例如，可以以不同的顺序执行动作，或者可以添加、删除或修改动作。
37.在附图和本发明的所述实施例的以下详细描述中，附图中所示的各种元件具有两个或三个数字的参考标号。除了少数的例外，每个参考数字的最左边的数字对应于其中首先示出其元件的图。
具体实施方式
38.预先理解，尽管结合特定晶体管架构描述了本发明的示例实施例，但是本发明的实施例不限于本说明书中描述的特定晶体管架构或材料。相反，本发明的实施例能够结合现在已知或以后开发的任何其它类型的晶体管架构或材料来实现。
39.为了简洁起见，在此可能详细描述或可能不详细描述与半导体器件和集成电路(ic)制造有关的常规技术。此外，本文所述的各种任务和过程步骤可并入具有本文未详细
描述的额外步骤或功能性的更综合程序或过程中。特别是，半导体装置和基于半导体的ic的制造中的多种步骤是公知的，因此为了简洁起见，许多传统步骤将仅在此简要提及，或者将被完全省略，而不提供公知的工艺细节。
40.现在转到与本发明的方面更具体相关的技术的概述，存在用于缩放超过4nm节点的非平面晶体管的几个候选，但是由于各种因素，每个当前都是受限的。
41.一个候选者是纳米片晶体管结构。由于足够的有效栅极宽度，纳米片能够保持dc性能，但是由于源极/漏极接触件和栅极之间的相对大的寄生电容，ac性能是困难的。单元高度缩放困难是另一个问题，原因在于与高的纳米片叠置体相关联的栅极叠置体图案化挑战。然而，期望高的纳米片叠置体，因为它们在较小的覆盖区提供相同的有效长度，直接使得能够按比例缩小面积。
42.现在转向本发明的各方面的概述，本发明的一个或多个实施例通过提供具有不对称栅极叠置体的新纳米片结构解决了已知纳米片结构和制造技术的上述缺点，并提供了解决纳米片材、垂直传输场效应晶体管(vtfet)和互补场效应晶体管(cfet)的上述困难的制造该纳米片结构的方法。根据本发明的实施例，该新的纳米片结构提供了围绕叠置体的沟道的高k金属栅极(hkmg)；电介质栅极结构，所述电介质栅极结构围绕所述hkmg；导电桥连接共享栅极器件；并且不对称高k电介质膜形成在内隔离物上。
43.以这种方式形成的纳米片结构提供了几个技术益处。有效栅极宽度缩放相对容易，并且对于3nm、2nm和1nm节点已经是可能的。电介质栅极结构为hkmg提供了改进的机械稳定性，允许叠置体中的纳米片的数量增加而不引入稳定性问题。增加纳米片的数量直接增加了有效栅极宽度。电容与vtfet一样好(类似地，仅栅极和源极/漏极外延之间的电容是可观的，栅极到硅化物或栅极到接触件之间的电容最小)，因为栅极金属的量最小，没有浪费可能是寄生栅极到源极/漏极电容的附加源的栅极金属。单元尺寸缩放比纳米片或vtfet更好，并且容易缩放到3nm、2nm和1nm节点。工艺复杂度比vtfet和cfet容易得多。工艺控制比vtfet或cfet好得多。
44.现在转到根据本发明的方面的制造操作和所得结构的更详细描述，图1-11描绘根据本发明的方面的在各种制造操作之后的半导体结构100。尽管图1-11中所示的截面图是二维的，但是应当理解，图1-11中所示的图表示三维结构。图1中所示的俯视参考视图101提供了用于各种截面图的参考点：图1-11中示出了x视图(穿过沟道区中的栅极)、y1视图(沿着沟道区中的栅极)和y2视图(沿着源极/漏极区中的栅极)。
45.图1描绘了在已经应用初始的一组制造操作作为根据本发明的一个或多个实施例的制造最终半导体器件的方法的一部分之后，沿着参考图101的线x和y1得到的半导体结构100的截面图。在本发明的一些实施方式中，在衬底104上形成一个或多个纳米片叠置体102。
46.衬底104可以由任何合适的衬底材料制成，例如单晶si、硅锗(sige)、iii-v化合物半导体、ii-vi化合物半导体或绝缘体上半导体(soi)。例如，iii-v族化合物半导体包括具有至少一种iii族元素和至少一种v族元素的材料，例如砷化铝镓(algaas)、氮化铝镓(algan)、砷化铝(alas)、砷化铝铟(alias)、氮化铝(aln)、锑化镓(gasb)、锑化铝镓(gaalsb)、砷化镓(gaas)、锑砷化镓(gaassb)、氮化镓(gan)、锑化铟(insb)、砷化铟(inas)、砷化铟镓(ingaas)、磷砷化铟镓(ingaasp)、氮化铟镓(ingan)、氮化铟(inn)、磷化铟(inp)
以及包括上述材料中的至少一种的合金组合中的一种或多种。合金组合可以包括二元(两种元素，例如，砷化镓(gaas))、三元(三种元素，例如ingaas)和四元(四种元素，例如磷化铝镓铟(alingap))合金。
47.在本发明的一些实施例中，衬底104可以包括绝缘体上硅(soi)结构的掩埋氧化物层106。掩埋氧化物层106可以由任何合适的电介质材料制成，例如氧化硅。在本发明的一些实施例中，掩埋氧化物层106被形成为约10-200nm的厚度，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，半导体结构100也可以形成为没有掩埋氧化物层106。在这种情况下，将形成sti(浅沟槽隔离)以将器件与器件隔离。
48.在本发明的一些实施例中，纳米片叠置体102可以包括与一个或多个牺牲层110交替的一个或多个半导体层108。在本发明的一些实施例中，半导体层108和牺牲层110是外延生长层。为了便于讨论，参考在纳米片叠置体上执行的操作以及对纳米片叠置体进行的操作，该纳米片叠置体具有六个纳米片层(例如，图1中所示的六个半导体层108)，与六个牺牲层(例如，六个牺牲层110)交替。然而，应当理解，纳米片叠置体102可以包括与相应数量的牺牲层交替的任何数量的纳米片。例如，纳米片叠置体102可以包括两个纳米片、五个纳米片、八个纳米片、30个纳米片(例如，3d nand)或任何数量的纳米片，连同相应数量的牺牲层(即，适当地以形成具有在最底部纳米片下方的最底部牺牲层和在每对相邻的纳米片之间的牺牲层的纳米片叠置体)。
49.半导体层108可以由任何合适的材料制成，例如单晶硅或硅锗。在本发明的一些实施例中，半导体层108是硅纳米片。在本发明的一些实施例中，半导体层108具有约4nm至约10nm的厚度，例如6nm，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，衬底104和半导体层108可以由相同的半导体材料制成。在本发明的其它实施例中，衬底104可由第一半导体材料制成，而半导体层108可由第二半导体材料制成。
50.牺牲层110可以是硅或硅锗层，这取决于半导体层108的材料以满足蚀刻选择性要求。例如，在半导体层108是硅纳米片的实施例中，牺牲层110可以是硅锗层。在半导体层108是硅锗纳米片的实施例中，牺牲层110可以是锗浓度大于半导体层108中的锗浓度的硅锗层。例如，如果半导体层108是具有5％锗浓度的硅锗(有时称为sige5)，则牺牲层110可以是具有约25％的锗浓度的硅锗层(sige25)，尽管其它锗浓度也在本发明的预期范围内。在本发明的一些实施例中，牺牲层110具有约8nm到约15nm的厚度，例如10nm，但其它厚度也在本发明的预期范围内。
51.如截面视图y1所示，可以去除纳米片叠置体102的部分(暴露掩埋氧化物层106的表面)以限定纳米片叠置体宽度。在本发明的一些实施例中，纳米片叠置体102的宽度为约10-100nm，尽管其他宽度也在本发明的预期范围内。
52.图2示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，牺牲衬层202形成在纳米片叠置体102和掩埋氧化物层106上。在本发明的一些实施例中，牺牲衬层202共形地沉积在纳米片叠置体102上。在本发明的一些实施例中，牺牲衬层202具有大于牺牲层110的厚度，例如，约20nm至约60nm，尽管其他厚度也在本发明的预期范围内。
53.在本发明的一些实施例中，使用化学气相沉积(cvd)、等离子体增强cvd(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)、金属有机化学气相沉积
(mocvd)、低压化学气相沉积(lpcvd)、有限反应处理cvd(lrpcvd)、原子层沉积(ald)、物理气相沉积(pvd)、化学溶液沉积、分子束外延(mbe)或与湿法或干法蚀刻工艺结合的其它类似工艺来形成牺牲衬层202。牺牲衬层202可以由任何合适的牺牲材料制成，例如硅锗(sige)，尽管其他牺牲材料也在本发明的预期范围内。
54.如截面图y1所示，在牺牲衬层202上形成电介质栅极结构204。电介质栅极结构204可以由任何合适的电介质材料制成，例如低k电介质(相对于二氧化硅具有小的电介质常数的材料，即小于约3.9)、超低k电介质(电介质常数小于3.0的材料)、多孔硅酸盐、碳掺杂氧化物、二氧化硅、氮化硅、氮氧化硅、碳化硅(sic)或其它电介质材料。可以使用形成电介质栅极结构204的任何已知方式，例如cvd、pecvd、ald、可流动cvd、旋涂电介质或pvd。在本发明的一些实施例中，使用例如化学机械平坦化(cmp)工艺来平坦化半导体结构100。
55.图3示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，纳米片叠置体102、电介质栅极结构204和牺牲衬层202被图案化以暴露掩埋氧化物层106的表面。可以使用例如湿法蚀刻、干法蚀刻或湿法和/或干法蚀刻的组合来图案化纳米片叠置体102、电介质栅极结构204和牺牲衬层202。在本发明的一些实施例中，使用rie图案化纳米片叠置体102。
56.在本发明的一些实施例中，牺牲层110可以是凹陷的，并且内间隔体302可以形成在牺牲层110的凹陷侧壁上。例如，牺牲层110的侧壁可以被凹陷以在纳米片叠置体102中形成空腔(未示出)。在本发明的一些实施例中，通过用电介质材料填充这些空腔，在牺牲层110的凹陷侧壁上形成内间隔物302。在本发明的一些实施例中，例如通过各向同性蚀刻工艺去除延伸超过纳米片叠置体102的侧壁的内间隔体302的部分。以这种方式，内间隔物302的侧壁与半导体层108的侧壁共面。在本发明的一些实施例中，使用cvd、pecvd、ald、pvd、化学溶液沉积或其它类似工艺结合湿法或干法蚀刻工艺形成内间隔物302。内间隔物302可由任何合适的材料制成，例如低k电介质、氮化物、氮化硅、二氧化硅、sion、sic、siocn或sibcn。
57.图4示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，在半导体层108的暴露侧壁上形成源极和漏极区402。源极和漏极区402可以使用例如气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)或其他合适的工艺来外延生长。源极和漏极区402可以是从气态或液态前体外延生长的半导体材料。
58.在本发明的一些实施例中，用于半导体材料的外延沉积的气体源包括含硅气体源、含锗气体源或其组合。例如，硅层可以从硅气源外延沉积(或生长)，该硅气源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基乙硅烷、六甲基乙硅烷及其组合。锗层可从锗气体源外延沉积，所述锗气体源选自锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。硅锗合金层可利用这些气体源的组合来外延形成。可以使用载气，如氢气、氮气、氦气和氩气。在本发明的一些实施例中，外延半导体材料包括掺碳硅(si：c)。该si：c层可以在用于其它外延步骤的相同室中生长，或者在专用si：c外延室中生长。si：c可以包括约0.2％至约3.0％范围内的碳。
59.外延生长的硅和硅锗可以通过添加n型掺杂剂(例如，p或as)或p型掺杂剂(例如，
ga、b、bf2或al)来掺杂。在本发明的一些实施例中，源极和漏极区402可以外延地形成并通过各种方法掺杂，例如原位掺杂外延(在沉积期间掺杂)、外延之后掺杂、或通过注入和等离子体掺杂。掺杂区中的掺杂剂浓度可在1
×
10
19
cm-3
至2
×
10
21
cm-3
的范围内，或在1
×
10
20
cm-3
至1
×
10
21
cm-3
之间。
60.在本发明的一些实施例中，源极和漏极区402由硅或硅锗制成。在本发明的一些实施例中，源极和漏极区402由掺杂有硼的硅锗制成，硼浓度为约1％到约15％，例如2％，尽管其它硼浓度也在本发明的预期范围内。
61.在本发明的一些实施例中，在源极和漏极区402上形成层间电介质(ild)404。ild 404可以由任何合适的电介质材料制成，例如，氧化物、低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。在本发明的一些实施例中，ild 404沉积在半导体结构100上，然后使用例如cmp来平坦化半导体结构100。
62.图5示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，通过去除部分的电介质栅极结构204和牺牲衬层202来形成栅极切口502，以限定暴露掩埋氧化物层106的表面的沟槽(未示出)。然后，用电介质材料填充沟槽，例如低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。
63.在本发明的一些实施例中，使电介质栅极结构204凹陷以暴露ild 404的侧壁。在本发明的一些实施例中，在电介质栅极结构204的凹陷表面上形成间隔层504。间隔层504可由任何合适的电介质材料制成，例如低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。在本发明的一些实施例中，间隔层504是沉积在半导体结构100上的共形层，随后进行各向异性蚀刻。间隔层504的宽度稍后将限定晶体管的栅极长度。
64.如图5进一步所示，可去除部分的牺牲衬层202、牺牲层108、牺牲层110和电介质栅极结构204(有时称为叠置体凹陷)，以限定暴露掩埋氧化物层106的表面的栅极图案化沟槽506。图案化可以使用例如湿法蚀刻、干法蚀刻或湿法和/或干法蚀刻的组合来实现。在本发明的一些实施例中，使用rie对半导体结构100进行图案化。
65.图6示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，牺牲衬层202和牺牲层110可以被去除以形成释放半导体层108(一旦释放，半导体层108通常被称为纳米片)的腔602。可以相对于半导体层108选择性地去除牺牲衬层202和牺牲层110。例如，当半导体层108由硅形成并且牺牲衬层202和牺牲层110由sige形成时，例如，可以利用羧酸/硝酸/hf化学物质、柠檬酸/硝酸/hf和气相hcl来相对于硅选择性地去除sige。在另一示例中，当半导体层108由sige形成并且牺牲衬层202和牺牲层110由硅形成时，例如可以利用包括氢氧化铵和氢氧化钾的氢氧化物水溶液化学物质来相对于sige选择性地去除硅。
66.图7示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，栅极112(首先在图1的俯视参考视图101中示出)形成在腔602中。
67.栅极112可以是形成在纳米片叠置体102的沟道区上方的高k金属栅极(hkmg)。栅极112可被称为金属栅极或导电栅极。如本文所用，“沟道区”是指半导体层108的一部分，在其上形成栅极112，并且电流通过其在最终器件中从源极传递到漏极。在本发明的一些实施
例中，通过将高k/金属栅极材料沉积到空腔602中来形成栅极112(图6中所示)。
68.在本发明的一些实施例中，栅极112可以包括栅极电介质702和功函数金属叠置体(未单独示出)。在一些实施例中，栅极112包括由体导电栅极材料形成的主体。
69.在本发明的一些实施例中，栅极电介质702是形成在半导体结构100的暴露表面上的高k电介质膜。在本发明的一些实施例中，高k电介质膜共形地沉积在半导体结构100上。高k电介质膜可由例如氧化硅、氮化硅、氮氧化硅、氮化硼、高k材料或这些材料的任意组合制成。高k材料的实例包括但不限于金属氧化物，例如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。高k材料可进一步包括诸如镧和铝的掺杂剂。在本发明的一些实施例中，高k电介质膜可具有约0.5nm至约4nm的厚度。在本发明的一些实施例中，高k电介质膜包括氧化铪，并且具有大约1nm的厚度，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，在沉积栅极电介质702之后，半导体结构100经历可靠性退火。
70.在本发明的一些实施例中，栅极112包括形成在栅极电介质702(如果存在的话，位于体栅极材料之间)上的一个或多个功函数层(有时称为功函数金属叠置体)。在本发明的一些实施例中，栅极112包括一个或多个功函数层，但不包括体栅极材料。如果存在，功函数层可以由例如铝、氧化镧、氧化镁、钛酸锶、氧化锶、氮化钛、氮化钽、氮化铪、氮化钨、氮化钼、氮化铌、氮化铪硅、氮化钛铝、氮化钽硅、碳化钛铝、碳化钽及其组合制成。功函数层可以用于修改栅极112的功函数并且使得能够调节器件阈值电压。功函数层可以形成至约0.5到6nm的厚度，尽管其它厚度也在本发明的预期范围内。在本发明的一些实施例中，每个功函数层可以形成为不同的厚度。在本发明的一些实施例中，功函数层包括tin/tic/tical叠置体。
71.在一些实施例中，栅极112包括由沉积在功函数层和/或栅极电介质上的体导电栅极材料形成的主体。体栅极材料可以包括任何合适的导电材料，例如金属(例如，钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、导电碳、石墨烯或这些材料的任何合适的组合。导电栅极材料还可以包括在沉积期间或之后并入的掺杂剂。
72.如图7中进一步描绘，可使栅极112的功函数层和主体凹陷以界定内间隔物腔704。在本发明的一些实施例中，通过对栅极电介质702选择性地横向蚀刻功函数层和/或栅极112的主体来形成内间隔体空腔704。
73.图8示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，去除栅极电介质702的暴露部分以暴露半导体层108的部分以及掩埋氧化物层106和电介质栅极结构204的表面。可以使用任何适当的工艺，例如湿法蚀刻、干法蚀刻或湿法和/或干法蚀刻的组合，去除栅极电介质702。在本发明的一些实施例中，对于半导体层108选择性地去除栅极电介质702。
74.图9示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，内间隔物腔704填充有电介质材料以界定内间隔物902。内间隔物902可由与内间隔物302类似的材料并以类似的方式形成。在本发明的一些实施例中，源极和漏极区904邻近内间隔物902形成。源极和漏极区904可以由
与源极和漏极区402类似的材料并以类似的方式形成。
75.如图9所示，内间隔物902与内间隔物302(如图3所示)分开形成。特别地，内间隔物902的宽度由功函数层的凹陷深度和栅极112的主体限定(当限定内间隔物腔702时)，而内间隔物302的宽度由牺牲层110的凹陷深度限定(当限定用于内间隔物302的腔时)。注意，栅极电介质702沉积在内间隔体302上，因为内间隔体302是在栅极电介质702沉积之前形成的，并且在沉积期间暴露(见图7)。然而，栅极电介质702不形成于内间隔物902上方，因为内间隔物902是在高k/金属栅极凹陷之后形成(见图8)。因此，替换栅极叠置体112(栅极电介质702和功函数金属的组合)的形状是不对称的。
76.图10示出根据本发明的一个或多个实施例的半导体结构100在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，可以去除间隔物504，随后进行额外的ild沉积和平面化，如图10中所示的具有延伸的ild 404。
77.在本发明的一些实施例中，隔离电介质404和电介质栅极结构204的部分被去除(图案化)以形成源极/漏极接触沟槽(未示出)和栅极接触沟槽(未示出)。在本发明的一些实施例中，源极/漏极接触沟槽暴露源极和漏极区402和904的表面，并且栅极接触沟槽暴露栅极112的表面。可以使用湿法蚀刻、干法蚀刻或顺序的湿法和/或干法蚀刻的组合来图案化隔离电介质404和电介质栅极结构204。
78.在本发明的一些实施例中，在源极/漏极接触沟槽中形成或沉积源极/漏极接触件1002，并且在栅极沟槽中形成或沉积栅极接触件1004。源极/漏极接触件1002和栅极接触件1004可以由包括铜或非铜金属(例如，钨、钛、钽、钌、锆、钴、铝、铂)、其合金、导电金属化合物材料(例如，氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、硅化钴、硅化镍)、导电碳或这些材料的任何合适组合的材料形成。在本发明的一些实施例中，源极/漏极接触件1002和栅极接触件1004由相同的导电材料形成，例如钴、铜、钌或钨。在本发明的一些实施例中，源极/漏极接触件1002和栅极接触件1004由不同的导电材料制成。例如，源极/漏极接触件1002可以由钴或钌制成，并且栅极接触件1004可以由铜制成，反之亦然。在本发明的一些实施例中，源极/漏极接触件1002和栅极接触件1004每个都包括阻挡衬层(有时称为金属衬层或阻挡金属衬层)，以防止扩散到周围的电介质(未示出)中。
79.图11分别示出根据本发明一个或多个实施例的半导体结构1100和1102的截面图，该截面图是在处理操作之后沿参考图101的线y2(沿源/漏区中的栅极)截取的。半导体结构1100描绘了前面关于半导体结构100讨论的源极/漏极接触件1002与源极和漏极区904之间的界面的第一实施例。
80.如图11所示，对于半导体结构1100，在本发明的一些实施例中，源极和漏极区904相对宽(大)，并且源极/漏极接触件1002延伸到源极和漏极区904的顶部部分中。有利地，电介质栅极结构204(图10的y1切割中所示)的存在减轻了大源极和漏极区904与栅极112之间的寄生电容。
81.如图11所示，对于半导体结构1102，在本发明的一些实施例中，源极和漏极区904相对较小，而源极/漏极接触件1002相对较大，在源极和漏极区904的侧壁上延伸。有利地，电介质栅极结构204(如图10的y1切割所示)的存在减轻了大源极/漏极接触件1002和栅极112之间的寄生电容。
82.图12-23示出了根据本发明的一个或多个实施例的在处理操作之后沿参考图101
的线x和y1截取的半导体结构1200的截面图。半导体结构1200说明图1-11中所示的半导体结构100的替代实施例。如先前所述，半导体结构100可大幅降低不期望的栅极至硅化物与栅极至接触件电容。对于半导体结构100(见图10)所示的栅极结构的一个潜在的关注是由于导电桥(即，在栅极接触件1004下延伸的栅极112的部分，有时称为金属衬层桥)和围绕最顶部纳米片的体栅极的部分之间的距离增加而引起的纳米片叠置体102的顶片的栅极电阻的增加。随着纳米片叠置体中的片的数量增加，栅极电阻增加的可能性甚至更大。
83.关于半导体结构1200所示的实施例通过进一步减小栅极到硅化物和栅极到接触件的电容以及通过重新定位导电桥来平衡栅极电阻，解决了栅极电阻增加的潜在问题。在该配置中，纳米片的一侧直接锚定到电介质，并且金属桥相对于纳米片叠置体升高到更中间的位置。
84.图12示出了在应用初始的一组制造操作作为根据本发明的一个或多个实施例制造最终半导体器件的方法的一部分之后，沿参考图101的线x和y1截取的半导体结构1200的截面图。半导体结构1200可以包括在衬底104上形成的一个或多个纳米片叠置体102和掩埋氧化物层106，如所示地配置和布置。纳米片叠置体102、衬底104和掩埋氧化物层106可以以与关于图1中所示的半导体结构100所讨论的类似的方式形成。在本发明的一些实施例中，硬掩模1202在半导体结构1200上被图案化，并且纳米片叠置体102的部分被去除以暴露掩埋氧化物层106的表面。
85.图13示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，间隔层1302形成在纳米片叠置体102的侧壁上。在本发明的一些实施例中，间隔层1302是从纳米片叠置体102中的牺牲层110的暴露的侧壁外延生长的半导体层(例如，sige)。
86.如图13进一步所示，在掩埋氧化物层106上形成第一电介质栅极结构1304。在本发明的一些实施例中，第一电介质栅极结构1304被凹陷以暴露间隔层1302的侧壁。第一电介质栅极结构1304可以由任何合适的电介质材料制成，例如氧化物、低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。
87.图14示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，间隔层1302凹陷至第一电介质栅极结构1304的表面。可使用(例如)湿式蚀刻、干式蚀刻或湿式和/或干式蚀刻的组合使间隔层1302凹陷。在本发明的一些实施例中，使用各向同性回蚀(例如，sige各向同性蚀刻)使间隔层1302凹陷。
88.图15示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，牺牲衬层1502形成在纳米片叠置体102的侧壁上和第一电介质栅极结构1304的表面上。在本发明的一些实施例中，牺牲衬层1502是在半导体结构1200上共形沉积的半导体层(例如sige)，或者从纳米片叠置体102中的牺牲层110的暴露的侧壁外延生长的半导体层。
89.图16示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，有机平面化层(opl)1602形成在牺牲衬层1502上。
90.在一些实施例中，opl 1602可以包括具有光敏材料的光敏有机聚合物，当该光敏
材料暴露于电磁(em)辐射时，其被化学改变并且因此被配置为使用显影溶剂去除。例如，光敏有机聚合物可以是聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(bcb)。更一般地，例如，opl 1602可以包括任何有机聚合物和具有可以连接到有机聚合物的分子结构的光活性化合物。在一些实施例中，opl1602材料被选择为与上覆的抗反射涂层(未示出)和/或上覆的光致抗蚀剂(未示出)兼容。在一些实施例中，opl 1602可以使用旋涂技术来施加，尽管其他技术在本发明的预期范围内。
91.如图16中的线y1所示，可以使用例如干法蚀刻或顺序的干法和/或湿法蚀刻的组合来凹陷opl 1602。在本发明的一些实施例中，牺牲衬层1502被倒角到opl 1602的凹陷表面。
92.图17示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，去除opl 1602并用第二电介质栅极结构1702代替。第二电介质栅极结构1702可由任何合适的电介质材料制成，例如氧化物、低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。
93.在本发明的一些实施例中，使用灰化工艺去除opl 1602，尽管诸如湿法或干法蚀刻的其他技术也在本发明的预期范围内。在本发明的一些实施例中，在牺牲衬层1502上形成第二电介质栅极结构1702，并且将半导体结构1200平坦化(例如，使用cmp)到硬掩模1202的表面。在本发明的一些实施例中，在平坦化之后去除硬掩模1202。
94.图18示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，间隔物1802可以形成在纳米片叠置体102上。间隔器1802可由任何适当的电介质材料制成，例如氧化物、低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn及sibcn。
95.在本发明的一些实施例中，可以图案化间隔物1802并且可以去除纳米片叠置体102的部分(暴露掩埋氧化物层106的表面)以限定纳米片叠置体宽度。在本发明的一些实施例中，纳米片叠置体102的宽度为约20nm，尽管其他宽度也在本发明的预期范围内。
96.图19示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，去除间隔物1802，并且在半导体结构1200上形成电介质区1902。电介质区1902可以由任何合适的电介质材料制成，例如氧化物、低k电介质、氮化物、氮化硅、氧化硅、sion、sic、siocn和sibcn。在本发明的一些实施例中，在形成电介质区1902之后，半导体结构1200被平坦化。
97.图20示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，部分纳米片叠置体102被去除(有时称为栅极芯轴图案化)，牺牲层110可以是凹陷的，并且内间隔物2002可以形成在牺牲层110的凹陷侧壁上。在本发明的一些实施例中，在半导体层108的暴露侧壁上形成源极和漏极区2004，并且在源极和漏极区2004上形成隔离电介质2006。可以以与如图3和4所示的半导体结构100的内间隔物302、源极和漏极区402以及隔离电介质404所讨论的类似方式形成内间隔物2002、源极和漏极区2004以及隔离电介质2006。
98.图21示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，以与如图5所示的电介质栅极结
构204和间隔层504所讨论的类似方式，电介质栅极结构1902凹陷，并且间隔层2102形成在电介质栅极结构1902的凹陷表面上。
99.如图21中进一步展示，可去除间隔层2102、半导体层108、牺牲层110及电介质栅极结构1902的部分(有时称为叠置体凹陷)以界定暴露掩埋氧化物层106的表面的栅极图案化沟槽2104。图案化可以使用例如湿法蚀刻、干法蚀刻或湿法和/或干法蚀刻的组合来实现。在本发明的一些实施例中，使用rie对半导体结构1200进行图案化。
100.图22示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，牺牲层110可以被去除以形成释放半导体层108(一旦释放，半导体层108通常被称为纳米片)的腔2202。牺牲层110可以相对于半导体层108选择性地去除。例如，当半导体层108由硅形成并且牺牲衬层202和牺牲层110由sige形成时，例如，可以利用羧酸/硝酸/hf化学物质、柠檬酸/硝酸/hf和气相hcl来相对于硅选择性地去除sige。在另一示例中，当半导体层108由sige形成并且牺牲衬层202和牺牲层110由硅形成时，例如可以利用包括氢氧化铵和氢氧化钾的氢氧化物水溶液化学物质来相对于sige选择性地去除硅。
101.图23示出根据本发明的一个或多个实施例的半导体结构1200在处理操作之后沿参考图101的线x和y1的截面图。在本发明的一些实施例中，栅极电介质2302、栅极112、内隔离物2304、源极和漏极区2306、源极/漏极接触件2308和栅极接触件2310可以与关于半导体结构100的栅极电介质702、栅极112、内隔离物902、源极和漏极区904、源极/漏极接触件1002和栅极接触件1004所讨论的类似方式形成和布置(如图7-10所示)。
102.图24示出了说明根据本发明的一个或多个实施例的用于形成半导体器件的方法的流程图2400。如框2402所示，在衬底上形成纳米片叠置体。纳米片叠置体可以包括交替的半导体层和牺牲层。
103.在框2404，牺牲衬层形成在纳米片叠置体上方。在框2406，在纳米片叠置体和牺牲衬层上方形成电介质栅极结构。在本发明的一些实施例中，电介质栅极结构位于纳米片叠置体和栅极接触件之间。
104.在框2408处，在牺牲层的侧壁上形成第一内间隔物。在本发明的一些实施例中，形成第一内间隔物包括使牺牲层凹陷。
105.在框2410，栅极形成在纳米片叠置体的沟道区上方。在本发明的一些实施例中，栅极包括在与纳米片叠置体正交的方向上在衬底上方延伸的导电桥。在本发明的一些实施例中，形成栅极包括去除纳米片叠置体和电介质栅极结构的一部分以暴露牺牲层的侧壁。在本发明的一些实施例中，形成栅极还包括去除牺牲衬层和牺牲层。
106.在本发明的一些实施例中，形成栅极包括形成栅极电介质、在栅极电介质上方形成导电区以及去除栅极电介质的暴露部分。在本发明的一些实施例中，栅极电介质在第一内间隔物和栅极之间延伸，但不在第二内间隔物和栅极之间延伸。换句话说，栅极电介质是不对称的。在框2412处，在栅极的侧壁上形成第二内间隔物。
107.该方法还可以包括在第一内间隔物的侧壁上形成第一源极或漏极区以及在第二内间隔物的侧壁上形成第二源极或漏极区。在本发明的一些实施例中，在导电桥的表面上形成栅极接触件。
108.图25示出了说明根据本发明的一个或多个实施例的用于形成半导体器件的方法
的流程图2500。如框2502所示，在衬底上形成纳米片叠置体。纳米片叠置体可以包括交替的半导体层和牺牲层。
109.在框2504，在纳米片叠置体的侧壁上形成间隔层。在框2506，在衬底上和在间隔层的侧壁上形成第一电介质栅极结构。在框2508，在第一电介质栅极结构上形成牺牲衬层。在框2510，在牺牲衬层上形成第二电介质栅极结构。
110.在框2512处，用栅极替换牺牲层、间隔层和牺牲衬层。在本发明的一些实施例中，栅极包括位于第一电介质栅极结构和第二电介质栅极结构之间的导电桥。在本发明的一些实施例中，直接在第一电介质栅极结构的表面上形成导电桥。在本发明的一些实施例中，第二电介质栅极结构直接形成在导电桥上。
111.在本发明的一些实施例中，栅极包括栅极电介质，其沿着半导体层的顶表面、底表面和第一侧壁延伸，但不沿着半导体层的第二侧壁延伸。换句话说，栅极电介质不对称地覆盖半导体层(纳米片)，留下半导体层的一个侧壁(表面)未被覆盖。
112.该方法可以包括在牺牲层的侧壁上形成第一内间隔物以及在栅极的侧壁上形成第二内间隔物。在本发明的一些实施例中，第一源极或漏极区形成在第一内间隔物的侧壁上，并且第二源极或漏极区形成在第二内间隔物的侧壁上。在本发明的一些实施例中，在导电桥的表面上形成栅极接触件。在本发明的一些实施例中，栅极接触件延伸穿过第二电介质栅极结构的一部分。
113.在本发明的一些实施例中，半导体器件包括邻近第一纳米片叠置体定位的第二纳米片叠置体。在本发明的一些实施例中，栅极是具有第一部分和第二部分的共享栅极。在本发明的一些实施例中，第一部分在第一纳米片叠置体的沟道区上方，第二部分在第二纳米片叠置体的沟道区上方。在本发明的一些实施例中，栅极包括在第一部分和第二部分之间的导电桥。在本发明的一些实施例中，所述导电桥位于所述第一电介质栅极结构的表面上。在本发明的一些实施例中，第二电介质栅极结构在导电桥上。
114.本文所述的方法和所得结构可用于制造ic芯片。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)、作为裸管芯或以封装形式分发所得到的ic芯片。在后一种情况下，芯片被安装在单个芯片封装(例如塑料载体，具有被固定到母板或其它更高级载体的引线)中或多芯片封装(例如陶瓷载体，具有表面互连或掩埋互连中的一种或两种)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是包括ic芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。
115.在此参考相关附图描述本发明的各种实施例。在不脱离本发明的范围的情况下，可以设计出替代实施例。尽管在以下描述和附图中阐述了元件之间的各种连接和位置关系(例如上方、下方、相邻等)，但是本领域技术人员将认识到，当即使改变了取向也保持了所描述的功能时，本文描述的许多位置关系是与取向无关的。除非另有说明，这些连接和/或位置关系可以是直接的或间接的，并且本发明并不旨在在这方面进行限制。类似地，术语“耦合”及其变型描述了在两个元件之间具有通信路径，并且不暗示元件之间的直接连接而在它们之间没有中间元件/连接。所有这些变化都被认为是说明书的一部分。因此，实体的耦合可以指直接或间接耦合，并且实体之间的位置关系可以是直接或间接位置关系。作为
间接位置关系的一个例子，本说明书中提到在层“b”上形成层“a”包括这样的情况，其中一个或多个中间层(例如层“c”)在层“a”和层“b”之间，只要层“a”和层“b”的相关特性和功能基本上不被中间层改变。
116.以下定义和缩写用于解释权利要求和说明书。如本文所用，术语“包含”、“包括”、“具有”、“含有”或其任何其它变型旨在涵盖非排他性的包括。例如，包括一系列要素的组合物、混合物、工艺、方法、制品或装置不一定仅限于那些要素，而是可以包括未明确列出的或此类组合物、混合物、工艺、方法、制品或装置固有的其他要素。
117.另外，术语“示例性”在本文中用于表示“用作示例、实例或说明”。在此描述为“示例性”的任何实施例或设计不一定被解释为比其它实施例或设计更优选或有利。术语“至少一个”和“一个或多个”被理解为包括大于或等于一的任何整数，即一、二、三、四等。术语“多个”应理解为包括大于或等于二的任何整数，即二、三、四、五等。术语“连接”可以包括间接“连接”和直接“连接”。
118.说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以包括或者可以不包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，认为结合其它实施例来影响这种特征、结构或特性是在本领域技术人员的知识范围内的，而不管是否明确描述。
119.为了下文描述的目的，术语“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应涉及所描述的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“定位在
…
上”或“定位在顶部”表示第一元件例如第一结构存在于第二元件例如第二结构上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触件”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
120.为了便于描述，在此使用空间相对术语，例如“下方”、“上方”、“上”等，以描述如附图中所示的一个元件或特征与另一个元件或特征的关系。应当理解，空间相对术语旨在包括除了图中所示的取向之外的设备在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定向为在其它元件或特征“上方”。因此，术语“下方”可以包括上方和下方的取向。该装置可以以其它方式定向(例如，旋转90度或处于其它定向)，并且本文所用的空间相对描述符应相应地进行解释。
121.术语“约”、“基本上”、“大约”及其变体旨在包括与基于提交本技术时可用的设备的特定量的测量相关联的误差度。例如，“约”可以包括给定值的
±
8％或5％或2％的范围。
122.短语“对
…
具有选择性”，例如，“第一元件对第二元件具有选择性”是指第一元件可以被蚀刻，而第二元件可以充当蚀刻停止层。
123.术语“共形”(例如，共形层或共形沉积)意味着层的厚度在所有表面上基本相同，或厚度变化小于层的标称厚度的15％。
124.术语“外延生长和/或沉积”和“外延形成和/或生长”是指在另一种半导体材料(晶体材料)的沉积表面上生长半导体材料(晶体材料)，其中生长的半导体材料(晶体覆盖层)具有与沉积表面的半导体材料(晶种材料)基本相同的晶体特性。在外延沉积工艺中，可以控制由源气体提供的化学反应物，并且可以设定系统参数，使得沉积原子以足够的能量到
达半导体衬底的沉积表面以在表面上移动，使得沉积原子使其自身取向为沉积表面的原子的晶体排列。外延生长的半导体材料可具有与其上形成外延生长材料的沉积表面基本相同的晶体特性。例如，沉积在《100》取向的晶体表面上的外延生长的半导体材料可以呈现《100》取向。在本发明的一些实施例中，外延生长和/或沉积工艺可以选择性地在半导体表面上形成，并且可以在或不在其它暴露表面上沉积材料，例如二氧化硅或氮化硅表面。
125.如本文所用，“p型”是指将杂质添加到本征半导体中，这会产生价电子的缺少。在含硅衬底中，p型掺杂剂即杂质的实例包括但不限于：硼、铝、镓和铟。
126.如本文所用，“n型”是指向本征半导体中加入贡献自由电子的杂质。在含硅的衬底中，n型掺杂剂即杂质的示例包括但不限于锑、砷和磷。
127.如本文先前所述，为了简洁起见，本文中可能或可能不详细描述与半导体装置及集成电路(ic)制造有关的常规技术。然而，作为背景，现在将提供可用于实施本发明的一个或一个以上实施例的半导体装置制造工艺的更一般描述。尽管在实现本发明的一个或多个实施例中使用的特定制造操作可以是单独已知的，但是所描述的操作的组合和/或本发明的结果结构是独特的。因此，结合根据本发明的半导体器件的制造所描述的操作的独特组合利用了在半导体(例如，硅)衬底上执行的各种单独已知的物理和化学工艺，其中一些工艺在紧接的以下段落中描述。
128.通常，用于形成将被封装到ic中的微芯片的各种工艺分为四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂和图案化/光刻。沉积是将材料生长、涂覆或以其它方式转移到晶片上的任何工艺。可用的技术包括物理气相沉积(pvd)、化学气相沉积(cvd)、电化学沉积(ecd)、分子束外延(mbe)以及最近的原子层沉积(ald)等。去除/蚀刻是从晶片去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(cmp)等。例如，反应离子蚀刻(rie)是一种干法蚀刻，其使用化学反应等离子体通过将材料暴露于从暴露表面去除部分材料的离子轰击来去除材料，例如半导体材料的掩模图案。等离子体通常在低压(真空)下通过电磁场产生。半导体掺杂是通过掺杂例如晶体管源极和漏极，通常通过扩散和/或通过离子注入来改变电特性。这些掺杂工艺之后是炉退火或快速热退火(rta)。退火用于激活注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)二者的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过形成这些各种组件的结构，可构建数百万个晶体管并将其布线在一起以形成现代微电子装置的复杂电路。半导体光刻是在半导体衬底上形成三维浮雕图像或图案，以便随后将图案转移到衬底上。在半导体光刻中，图案由称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万个晶体管的许多布线，重复多次光刻和蚀刻图案转移步骤。印刷在晶片上的每个图案与先前形成的图案对准，并且缓慢地建立导体、绝缘体和选择性掺杂区域以形成最终器件。
129.附图中的流程图和框图示出了根据本发明的各种实施例的制造和/或操作方法的可能实现。该方法的各种功能/操作在流程图中由框表示。在一些替代实施方案中，框中所注明的功能可不按图中所注明的次序发生。例如，连续示出的两个框实际上可以基本上同时执行，或者这些框有时可以以相反的顺序执行，这取决于所涉及的功能。
130.已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所描述的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于
本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所描述的实施例。
131.在这里描述的本发明的优选实施例中，提供了一种用于形成半导体器件的方法，该方法包括：在衬底上形成纳米片叠置体，所述纳米片叠置体包括交替的半导体层和牺牲层；在纳米片叠置体的侧壁上形成间隔层；在所述衬底上和所述间隔层的侧壁上形成第一电介质栅极结构；在所述第一电介质栅极结构上形成牺牲衬层；在所述牺牲衬层上形成第二电介质栅极结构；以及用栅极替换牺牲层、间隔层和牺牲衬层，该栅极包括位于第一电介质栅极结构和第二电介质栅极结构之间的导电桥。该方法可进一步包括在牺牲层的侧壁上形成第一内间隔物。该方法还可以包括在栅极的侧壁上形成第二内间隔物。该方法还可以包括在第一内间隔物的侧壁上形成第一源极或漏极区以及在第二内间隔物的侧壁上形成第二源极或漏极区。该方法还可以包括在导电桥的表面上形成栅极接触件。
132.在这里描述的本发明的优选实施例中，提供了一种半导体器件，包括：在衬底上的纳米片叠置体，所述纳米片叠置体包括半导体层；在所述衬底上的第一电介质栅极结构；在所述纳米片叠置体的沟道区上方的栅极，所述栅极包括在与所述纳米片叠置体正交的方向上在所述衬底上延伸的导电桥，所述导电桥在所述第一电介质栅极结构的表面上；以及在所述导电桥上的第二电介质栅极结构。栅极电介质可以沿着半导体层的顶表面、底表面和第一侧壁延伸，但是不沿着半导体层的第二侧壁延伸。该器件还可以包括在导电桥表面上的栅极接触件。栅极接触件可以延伸穿过第二电介质栅极结构的一部分。
133.在这里描述的本发明的优选实施例中，提供了一种半导体器件，包括：在衬底上的第一纳米片叠置体；在所述衬底上的第二纳米片叠置体；在衬底上的第一电介质栅极结构，第一电介质栅极结构在第一纳米片叠置体和第二纳米片叠置体之间；具有第一部分和第二部分的栅极，第一部分在第一纳米片叠的沟道区上，第二部分在第二纳米片叠的沟道区上，栅极包括在第一部分和第二部分之间的导电桥，导电桥在第一电介质栅极结构的表面上；以及在所述导电桥上的第二电介质栅极结构。栅极电介质可以沿着第一纳米片叠置体的纳米片的顶表面、底表面和第一侧壁延伸，但不沿着纳米片的第二侧壁延伸。该器件还可以包括在导电桥表面上的栅极接触件。栅极接触件可以延伸穿过第二电介质栅极结构的一部分。