MOS器件及具有该MOS器件的电路的制作方法

mos器件及具有该mos器件的电路
技术领域
1.本发明涉及集成电路设计技术领域，特别涉及一种mos器件及具有该mos器件的电路。


背景技术：

2.在半导体工业中，随着半导体尺寸的减小和芯片功能的多样化，静电放电(electrostatic discharge，esd)对集成电路(ic)的潜在威胁显得越来越明显，esd 保护器件或者esd保护电路的设计已成为ic系统可靠性设计中的重要环节之一，良好的esd 保护器件或者esd保护电路的设计，可以增强ic的电路性能，延长使用寿命。
3.然而，现有的常规esd保护器件还存在一些缺陷，无法满足更高性能的集成电路产品的静电保护要求。


技术实现要素：

4.本发明的目的在于提供一种mos器件及具有该mos器件的电路，节省版图面积，减少布线，且可用作esd保护电路，能实现双向高效的esd保护能力。
5.为实现上述目的，本发明提供一种mos器件，其包括：衬底；形成在所述衬底上的mos有源区，所述mos有源区上形成至少一个mos晶体管；形成在所述衬底上的环形拾取区，所述环形拾取区围绕在所述mos有源区的外围，且与所述mos有源区之间形成一个环形间隔带；形成在所述衬底上的电阻，并设置在所述环形间隔带上，且所述电阻的一端与所述mos晶体管的栅极电连接， 另一端与所述mos晶体管的源极电连接。
6.可选的，所述mos有源区上设置有至少两条平行的条状栅极，所述条状栅极的两侧形成有与所述条状栅极平行的条状源极和条状漏极，使得所述mos有源区上形成多指状的mos晶体管阵列。
7.可选的，相邻所述mos晶体管共用同一所述条状源极或共用同一所述条状漏极。
8.可选的，所述多指状的mos晶体管阵列中，所有所述条状栅极通过金属互连线或者多晶硅连接在一起，所有所述条状源极通过金属互连线连接在一起，所有所述条状漏极通过金属互连线连接在一起。多个单个mos晶体管形成一个多指并联连接的大mos晶体管。
9.可选的，所述条状栅极为多晶硅栅，所述电阻为多晶硅电阻，且所述条状栅极和所述电阻通过同一层多晶硅形成，所述电阻的一端通过金属互连线或者所述同一层多晶硅与所述mos晶体管的栅极电连接。
10.可选的，所述的mos器件还包括形成在所述mos晶体管和所述电阻上方的至少两条金属互连线，所述至少两条金属互连线通过同一层金属层形成，且其中一条所述金属互连线电性连接所述mos有源区中的各个mos晶体管的条状栅极以及所述电阻的一端，另一条所述金属互连线电性连接所述电阻的另一端以及相应mos晶体管的所述条状源极。
11.可选的，所述环形间隔带上设有至少一根多晶硅电阻条，且所述mos有源区周围的环形间隔带上的所有所述多晶硅电阻条通过相应的所述金属互连线首尾相连而串联在一起，从而形成所述电阻。
12.可选的，所述的mos器件还包括硅化物阻挡层，覆盖在所述条状漏极和所述条状栅极之间的衬底上。
13.可选的，所述环形拾取区和所述电阻之间的衬底上还形成有绝缘隔离结构，所述绝缘隔离结构为场氧化隔离结构或浅沟槽隔离结构。
14.基于同一发明构思，本发明还提供一种具有本发明所述的mos器件的电路。
15.可选的，所述电路用作esd保护电路，或者用作一集成电路的输出端的驱动器。
16.与现有技术相比，本发明的技术方案，至少具有以下有益效果：1、充分利用环形拾取区（pickup ring）和mos有源区之间的环形间隔带来布设电阻，节省版图面积，减轻电路版图排版的工作。
17.2、通过将mos晶体管的栅极、源区和漏区均设为条状，从而形成多指状的mos晶体管阵列，且进一步在多指状的mos晶体管阵列中，所有条状栅极通过金属互连线或者多晶硅连接在一起， 所有条状源极通过金属互连线连接在一起，所有条状漏极通过金属互连线连接在一起，由此，多个单个mos晶体管形成一个多指并联连接的大mos晶体管结构，进而在用作esd保护电路时，能够实现双向高效的esd保护能力。
18.3、通过一层金属层中相应的金属互连线就可以实现mos晶体管的栅极，源极和电阻两端之间的电连接，由此减少集成电路后段互连工艺（beol）的布线。
19.4、电阻和栅极采用同一层多晶硅形成且均呈条状，由此电阻可以作为mos有源区外围的虚拟栅极，进而可以增强mos器件的一致性（uniformity），使其性能更高，应用范围更广，例如，该mos器件既可以应用作集成电路的输出端（output）的驱动器（driver），又可以单独作为esd保护电路。
20.5、通过mos晶体管阵列的设置和多晶硅电阻条的串联，可以降低mos晶体管的触发电压。 当esd事件发生时，可以快速开启泄放esd电流， 从而起到esd保护的作用。
附图说明
21.图1是现有的一种rc型静电钳位单元的版图设计结构示意图。
22.图2是本发明一实施例的mos器件的一种示例版图设计结构示意图。
23.图3是沿图2中xx’的剖面结构示意图。
24.图4至图6是本发明一实施例的mos器件的其他示例版图设计结构示意图。
具体实施方式
25.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的器件。应当明白，当某层被称为形成在其
它层上，其可以直接地形成在其它层上，或者可以存在居间的膜层，或者可以有部分或者全部陷入到其它层中。其中，术语
ꢀ“
上方”、
ꢀ“
底”、“内”、“中”、“纵向”、“横向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或器件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制，其中“纵向”可以理解为垂直于衬底表面的方向，“横向”可以理解为平行与衬底表面的方向。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、器件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、器件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。术语“相同”、“相等”以及“一致”包括完全相等和完全相同的含义，也可包括在所允许的工艺误差下近似相同或近似相等的含义。在说明书中的术语"第一" "第二"等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
26.现有的esd 保护器件的工作原理是：当ic系统正常工作时，esd 保护器件处于关态，不影响ic系统工作。当有esd事件发生时，esd 保护器件能够快速开启，以泄放esd电流，防止esd大电流进入ic系统的内部电路而造成损伤。
27.目前，现有的esd 保护器件一般采用esd ggnmos（栅极接地nmos）晶体管、esd二极管、rc型静电钳位单元(rc clamp cell)等结构，然而这些esd保护器件还存在一些缺陷：（1）esd ggnmos晶体管主要用作集成电路的输出端（output）的驱动器（driver）中，既有driver功能，又有esd自保护能力，不需要额外的esd保护电路，但是单一的esd ggnmos晶体管由于其触发电压和被保护器件的击穿电压（bv）一致，无法保证其能比被保护器件优先开启，因此不适合直接应用于单纯的esd保护电路。
28.（2）esd 二极管（diode）在正常工作时，反偏
“‑”
且低漏电，不影响电路正常工作，当发生esd 事件（即esd应力，esd stress）时，esd 二极管正偏“ ”以提供泄放esd大电流的路径，但是esd 二极管只有单向保护能力（正偏有保护能力，反偏无保护能力）， 因此还需要额外设计
“‑”ꢀ
esd保护路径。
29.（3）请参考图1，rc型静电钳位单元通常包括 rc触发电路、驱动mos区以及放电mos区，电阻r和电容c之间的节点经由驱动mos区的驱动mos晶体管连接至放电mos区的放电mos晶体管的栅极，其工作原理是在esd事件发生时， rc触发电路延时esd信号，驱动mos区的驱动mos晶体管根据延时后的esd信号来开启放电mos区中的mos晶体管，实现esd保护。在该rc型静电钳位单元的版图中，由于在放电mos区以外的版图区域中需要设置电阻r、电容c以及驱动mos区，因此，版图面积大，且布线繁琐。
30.基于此，本发明提供一种mos器件、esd保护电路及集成电路系统，版图面积小，布线简单，且在有esd事件发生时，可快速开启泄放esd电流，并实现双向esd保护能力，能够满
足更高性能的集成电路产品的静电保护要求。
31.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
32.请参考图2至图6，本发明一实施例提供一种mos器件，包括衬底100、环形拾取区（pickup region）101、mos有源区aa以及电阻（未标记）。mos有源区aa形成在所述衬底100上且所述mos有源区aa上形成至少一个mos晶体管104。环形拾取区101形成在所述衬底100上并围绕在所述mos有源区aa的外围，且与所述mos有源区aa之间形成一个环形间隔带（未标记）。电阻形成在所述衬底100上且设置在所述环形间隔带上，且电阻的一端与相应的mos晶体管104的栅极104g电连接，另一端与所述mos晶体管104的源极104s电连接。
33.其中，衬底100可以是任意合适的半导体衬底，例如硅衬底或绝缘体上硅衬底等，衬底100中还形成有阱区102，mos有源区aa形成在阱区102中，电阻（未标记）形成在mos有源区aa外围的阱区102上。
34.作为一种示例，mos有源区aa上设置有至少两条平行的条状栅极104g，条状栅极104g的两侧形成有与条状栅极104g平行的条状源极104s和条状漏极104d，由此，在所述mos有源区上形成多指状的mos晶体管阵列。通过mos晶体管阵列和电阻的设置，可以进一步增大双向的esd保护能力。
35.进一步地，在该多指状的mos晶体管阵列中，一个条状栅极104g及其两侧的条状源极104s和条状漏极104d形成mos晶体管阵列中的单个mos晶体管104。所有条状栅极104g通过相应的金属互连线或者多晶硅连接在一起，所有条状源极104s通过金属互连线连接在一起，所有条状漏极104d通过相应的金属互连线连接在一起，使得多个所述的单个mos晶体管104（例如一个mos有源区aa中的所有单个mos晶体管104）形成一个多指并联连接的大mos晶体管结构（未标记）。
36.条状源极104s和条状漏极104d的导电类型与阱区102的导电类型相反，且条状源极104s和条状漏极104d可以通过向阱区102中注入反型杂质并进行退火激活而形成。
37.此外，条状栅极104可以具有均匀间距的， 也可以具有彼此不同的间距。
38.本示例中，相邻mos晶体管104之间无绝缘隔离结构，由此相邻mos晶体管共用同一条状源极104s，或者共用同一条状漏极104d。
39.本示例中，条状栅极104g为多晶硅栅，电阻（未标记）为多晶硅电阻，且条状栅极104g和电阻（未标记）通过同一层多晶硅的沉积、光刻和刻蚀形成。可选的，所述电阻的一端通过相应的金属互连线或者所述同一层多晶硅与多指并联连接的大mos晶体管结构的栅极电连接，所述电阻的另一端与多指并联连接的大mos晶体管结构的源极连接。
40.本实施例中，所述的mos器件还包括形成mos有源区aa上的硅化物阻挡层（sab）106，硅化物阻挡层106覆盖在条状漏极104d和条状栅极104g之间的mos有源区aa上。
41.环形拾取区101形成在衬底100中，且围绕在mos有源区aa的外围，环形拾取区101可以通过注入与阱区102的掺杂杂质相同导电类型的杂质(或掺杂剂)而形成。且环形拾取区101的杂质浓度比阱区102的杂质浓度高。
42.环形拾取区101与mos有源区aa之间形成环形间隔带（未标记），该环形间隔带包括mos有源区aa外侧的阱区102以及阱区102外侧的绝缘隔离结构103。绝缘隔离结构103可以
为场氧化隔离结构，或者为浅沟槽隔离结构。
43.电阻（未标记）至少设置在mos有源区aa的环形间隔带中的阱区102上，且通过金属互连线m1与所述mos晶体管的栅极104g电连接。在其他示例中，电阻为多晶硅电阻，且与栅极104g采用同一层多晶硅形成时，电阻还可以通过该层多晶硅与栅极104g电连接。
44.本实施例中，mos有源区aa的至少一侧的环形间隔带上设有至少一根多晶硅电阻条105，且mos有源区aa周围的环形间隔带上的所有多晶硅电阻条105通过相应的金属互连线m1及金属线m1底部下方的接触孔ct首尾相连而串联在一起，从而形成本实施例的mos器件所需的电阻。
45.本实施例的mos器件具有多条金属互连线m1且这些金属互连线m1通过同一层金属层的沉积、光刻和刻蚀形成，该金属层可以是集成电路制造的后段工艺（beol）中的第一层金属层。其中有一条金属互连线（如图2中最上方的金属线）m1电性连接mos有源区aa中的各个mos晶体管的条状栅极104g以及电阻的一端（即图2中mos有源区aa右侧紧挨的多晶硅电阻条105的一端）r11，有另一条金属互连线电性连接电阻的另一端（即图2中mos有源区aa左侧紧挨的多晶硅电阻条105的一端）r12以及相应的条状源极（即图2中mos有源区aa最左侧的条状源极）104s。
46.mos有源区aa周围的环形间隔带上的所有多晶硅电阻条105通过相应的金属互连线实现两条多晶硅电阻条105的首尾电性连接，进而实现所有多晶硅电阻条105的串联，由此可以获得高达到数千欧姆的电阻, 可从而以有效降低mos器件的触发电压，起到快速开启泄放esd电流的效果。
47.应当理解的是，环形拾取区101与阱区102之间的距离越大，不仅衬底100的电阻（rsub）越大，有助于寄生bjt的开启来泄放esd大电流，而且还有助于设置更多的多晶硅电阻条105，以提高引入的电阻的阻值。而且多晶硅电阻条105的数量、线宽和长度以及任意两根多晶硅电阻条105的连接方式（串联或并联）均决定了最终形成的电阻的阻值。另外，mos有源区aa左侧、右侧、下侧的环形间隔带的阱区102上设置的多晶硅电阻条105的数量、长度、间距、线宽可以相同，也可以不完全相同。多晶硅电阻条105的长度和线宽可以分别小于、等于或大于条状栅极104g的长度和线宽。
48.作为一种示例，请参考图2，环绕拾取区101环绕mos有源区aa的四周设置，mos有源区aa左侧和右侧的环形间隔带的阱区102上分别设有三根多晶硅电阻条105，这六根多晶硅电阻条105的长度与条状栅极104g的长度基本一致且均与条状栅极104g平行，mos有源区aa下侧的环形间隔带的阱区102上设有一根与条状栅极104g垂直的多晶硅电阻条105，且mos有源区aa下侧的环形间隔带的多晶硅电阻条105通过两端的接触孔和金属互连线与mos有源区aa左右两侧的多晶硅电阻条105分别串联。mos有源区aa左侧的多晶硅电阻条105的间距相同，mos有源区aa右侧的多晶硅电阻条105的间距相同，且各根多晶硅电阻条105的线宽与条状栅极104g相同，由此，一方面，充分利用环形拾取区101和mos有源区aa之间的空间来布设电阻，节省版图面积，减轻电路版图排版的工作；另一方面，通过一层金属层中相应的金属互连线就可以实现mos晶体管的栅极和电阻之间的电连接，由此减少集成电路后段互连工艺（beol）的布线；（3）多晶硅电阻条105还可以起到虚拟栅极的作用，增强mos器件的一致性（uniformity），使其性能更高。
49.作为另一种示例，请参考图4，环形拾取区101环绕mos有源区aa的四周设置，mos有
源区aa左侧和右侧的环形间隔带的阱区102上分别设有一根与条状栅极104g平行的多晶硅电阻条105，这两根多晶硅电阻条105的长度与条状栅极104g的长度基本一致。mos有源区aa下侧的环形间隔带的阱区102上设有一根与条状栅极104g垂直的多晶硅电阻条105，且mos有源区aa下侧的环形间隔带的多晶硅电阻条105通过两端的接触孔和金属互连线与mos有源区aa左右两侧的多晶硅电阻条105分别串联。图4所示的结构中，由于mos有源区aa左侧和右侧的环形间隔带中的多晶硅电阻条105的数量少于图2所示的示例，因此最终获得电阻的阻值也少于图2所示的示例中的电阻的阻值。
50.作为另一种示例，请参考图5，环形拾取区101环绕mos有源区aa的四周设置，mos有源区aa左侧和右侧的环形间隔带的阱区102上分别设有3根与条状栅极104g平行的多晶硅电阻条105，这六根多晶硅电阻条105的长度均小于条状栅极104g的长度。mos有源区aa下侧的环形间隔带的阱区102上设有一根与条状栅极104g垂直的多晶硅电阻条105，且mos有源区aa下侧的环形间隔带的多晶硅电阻条105通过两端的接触孔和金属互连线与mos有源区aa左右两侧的多晶硅电阻条105分别串联。图5所示的结构中，由于mos有源区aa左侧和右侧的环形间隔带中的多晶硅电阻条105的长度短于图2所示的示例，因此最终获得电阻的阻值也少于图2所示的示例中的电阻的阻值。
51.作为又一种示例，请参考图6，为了满足更高要求的esd保护能力的产品的需求，可以在衬底上形成多个mos有源区aa，这些mos有源区aa呈阵列排布，从而形成器件单元阵列（cell array）。所有的环形拾取区101相互连接进而间隔开阵列中的各个mos有源区aa。例如，对于车规级2kv hbm（人体放电模式，human-body model）esd spec（静电保护规格）的产品，可以采用单个cell（即单个mos有源区aa）；对于车规级4kv hbm esd spec的产品，可以采用2*1 cell array（即2个mos有源区aa）；对于6kv hbm esd spec的产品，可以采用3*1 cell array（即3个mos有源区aa）;对于8kv hbm esd spec的产品，可以采用2*2 cell array（即如图6所示的4个mos有源区aa）。显然通过mos晶体管阵列的设置和多晶硅电阻条的串联，可以进一步增大mos器件的esd保护能力。
52.本实施例的mos器件既可以用作集成电路的输出端的驱动器（driver），又可以单独应用于esd保护。且当其用于esd保护时，可以实现esd双向保护能力，具体地，请参考图3，以条状源极104s、条状漏极104d、衬底100均为n型，阱区102和环形拾取区101均为p型为例，当esd电流从条状漏极104d接入时，即发生正向esd应力事件，此时通过条状漏极104d、阱区102和条状源极104s形成的寄生三极管路径来泄放 esd电流；当esd电流从条状漏极104d流出时，即发生反向esd应力事件，此时通过条状漏极104d、衬底100和阱区102形成的寄生二极管路径泄放 esd电流。
53.基于同一发明构思，本发明一实施例还提供一种具有本发明任一实施例所述的mos器件的电路。该电路可以用作esd保护电路，也可以用作一集成电路的输出端的驱动器。
54.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。