具有埋层漂移区的高压PLDMOS器件及功率芯片的制作方法

具有埋层漂移区的高压pldmos器件及功率芯片
技术领域
1.本技术涉及功率半导体器件技术领域，是一种具有埋层漂移区的高压 pldmos器件。


背景技术：

2.1200v pldmos是高低压兼容工艺中不可或缺的元件，用于实现高低压的电平转换，是电平移位电路的关键器件，常用于1200v栅极驱动芯片中。
3.常规电平移位电路中用1200v nldmos将前级死区产生的低压信号抬升为高压信号，供后级高压电路使用，防止前后级高低压信号相互串扰，但是高侧承受高电压，极容易出现可靠性问题，而1200v pldmos可将高侧的保护信号传输到高侧和低侧功率管的逻辑控制电路中来提高系统的可靠性。
4.在1200v pldmos中，当漂移区内的电荷量和衬底内的电荷量达到电荷平衡时，器件的关态耐压最优。但是当器件导通时，大量空穴经过反型沟道流入漂移区，破坏了电荷平衡，导致器件的到同台击穿电压远低于关态击穿电压，限制了ldmos器件乃至整个芯片的安全工作区范围。
5.ldmos器件工作在高压、大电流的短路状态，极易发生烧毁，1200vldmos需设置在隔离结构中，以实现自隔离，国内外关于高压ldmos器件安全工作区的研究大多针对单个ldmos器件开展，缺少ldmos工艺与隔离结构工艺、版次兼容的考虑，相关技术难以应用到实际的1200v ldmos器件，将载流子路径引入体内，彻底解决导通时载流子在表面聚集的问题，扩展其安全工作区。


技术实现要素：

6.为了解决现有技术存在的不足，本技术的目的在于提供一种具有埋层漂移区的高压pldmos器件，采用外延的方式形成p型埋层作为器件的漂移区，拓宽器件的安全工作区。
7.为实现上述目的，本技术提供的具有埋层漂移区的高压pldmos器件，包括：
8.p型衬底；
9.n型埋层，位于所述p型衬底上；
10.p型埋层，位于所述n型埋层上；
11.p型外延层，位于所述p型衬底、所述n型埋层、所述p型埋层上；
12.高压n型阱区、n型体区、p型阱区、p型缓冲层，分别位于所述p型外延层上；
13.第一阴极p型重掺杂区，位于所述p型阱区上并与漏极连接；
14.第二阴极p型重掺杂区，位于所述p型缓冲层上并与所述p型衬底连接；
15.位于所述n型体区上的阳极p型重掺杂区和阳极n型重掺杂区短接并与源极连接；
16.场效应氧化层，位于所述第一阴极p型重掺杂区和所述阳极p型重掺杂区之间；
17.多晶硅栅极，位于所述阳极p型重掺杂区与所述场效应氧化层之间区域上方，并与栅极连接。
18.进一步地，所述高压n型阱区，包括：第一高压n型阱区和第二高压n型阱区；
19.所述p型阱区，包括：第一p型阱区和第二p型阱区；
20.所述第一高压n型阱区，位于所述p型缓冲层和所述第一p型阱区之间；所述第二高压n型阱区位于所述第一p型阱区和所述第二p型阱区之间；
21.所述第一p型阱区，位于所述第一高压n型阱区和第二高压n型阱区之间；
22.所述第二p型阱区，位于所述第二高压n型阱区和所述n型体区之间。
23.进一步地，所述p型埋层，其左边界与所述第一p型阱区左边界一致，其右边界与所述n型体区左边界一致。
24.进一步地，所述n型埋层，其左边界与所述第一高压n型阱区左边界一致，其右边界与器件右边界一致。
25.进一步地，所述n型埋层的注入浓度为2～4e12cm-2
。
26.进一步地，所述p型埋层，是在所述n型埋层上分段注入n型杂质形成，注入n型杂质浓度为3～5e12cm-2
，注入宽度为1～2um，注入间距为1～2um。
27.进一步地，所述p型埋层的厚度为1～2um。
28.进一步地，所述第二p型阱区，是由高压n型阱区分段注入形成，注入杂质浓度为1～2e12cm-2
，注入宽度为3～4um，注入间距为1～2um。
29.更进一步地，所述第二p型阱区的宽度为6～8um。
30.为实现上述目的，本技术还提供一种功率芯片，包括如上所述的具有埋层漂移区的高压pldmos器件。
31.与现有技术相比，本技术的具有埋层漂移区的高压pldmos器件具有如下优点：
32.1、本技术采用外延的方式形成p型埋层作为器件的漂移区，漂移区位于器件内部，有效优化了器件的安全工作区。所述的p型埋层是在衬底上进行离子注入形成，深度更容易控制、缺陷更少，有利于增大器件的耐压和提升器件的安全工作区。制造中仅涉及到一次外延，工艺步骤简单、成本不会过高。传统的pldmos器件漂移区位于表面，在导通状态时，由于表面漂移区的存在，表面碰撞电离率较高，极容易出现电场尖峰，不利于器件的安全工作。与传统的 pldmos器件相比，本技术pldmos漂移区为埋层漂移区，将表面载流子导电通道转移到体内，打破pldmos表面载流子集聚对其安全工作区的限制，大大拓宽了器件的安全工作区。
33.2、本技术采用埋层漂移区将表面导电通道转变为体内导电通道，延长了漂移区长度但是对器件整体尺寸没有影响，提升了器件的电流能力，缩小了隔离结构及芯片的整体面积。
34.3、本技术结构可塑性强。器件的主要部分制作在外延层上，形成的p型埋层为漂移区，在这种设计下器件的各项参数易于调整，并且可在此基础上对结构进行修改，设计新的器件结构。
35.本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。
附图说明
36.附图用来提供对本技术的进一步理解，并且构成说明书的一部分，并与本技术的
实施例一起，用于解释本技术，并不构成对本技术的限制。在附图中：
37.图1为根据本技术一个实施例的具有埋层漂移区的高压pldmos器件结构示意图；
38.图2a、图2b为根据本技术的p型埋层漂移区制备工艺示意图；
39.图3a、图3b、图3c为根据本技术的p型阱区制备工艺示意图；
40.图4为根据本技术的具有埋层漂移区的高压pldmos器件制备方法流程图；
41.图5a为传统pldmos电流路径示意图；
42.图5b为本技术pldmos电流路径示意图；
43.图6a为传统pldmos击穿时开态碰撞电离率示意图；
44.图6b为本技术pldmos击穿时开态碰撞电离率示意图；
45.图7为传统pldmos与本技术pldmos安全工作区对比图。
46.图中，1为p型衬底，2为n型埋层，3为n型体区，4为阳极n型重掺杂区，5为阳极p型重掺杂区，6为多晶硅栅极，7为第二p型阱区，8为第二高压n型阱区，9为场效应氧化层，10为p型埋层，11为第一阴极p型重掺杂区， 12为第一p型阱区，13为第一高压n型阱区，14为p型缓冲层，15为第二阴极p型重掺杂区。
具体实施方式
47.下面将参照附图更详细地描述本技术的实施例。虽然附图中显示了本技术的某些实施例，然而应当理解的是，本技术可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本技术。应当理解的是，本技术的附图及实施例仅用于示例性作用，并非用于限制本技术的保护范围。
48.本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
49.需要注意，本技术中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
50.下面，将参考附图详细地说明本技术的实施例。
51.实施例1
52.图1为根据本技术一个实施例的具有埋层漂移区的高压pldmos器件结构示意图，如图1所示，本实施例的具有埋层漂移区的高压pldmos器件，包括：
53.p型衬底1。
54.在p型衬底1上设有n型埋层2，在n型埋层2上注入p型埋层10。
55.在n型埋层2、p型埋层10和p型衬底1上设有一层p型外延层，在外延层内设有第一高压n型阱区13、第二高压n型阱区8、n型体区4、第一p型阱区12、p型缓冲层14。
56.在第一p型阱区12上设有第一阴极p型重掺杂区11，第一p型重掺杂区 11与漏极(d)相连。
57.在p型缓冲层14上设有第二阴极p型重掺杂区15，第二p型重掺杂区15 与衬底(sub)相连。
58.在n型体区3上设有阳极p型重掺杂区5和阳极n型重掺杂区4，阳极p 型重掺杂区5和阳极n型重掺杂区4短接并连接于源极(s)。
59.在第一阴极p型重掺杂区11和阳极p型重掺杂区5之间设有场效应氧化层 9。
60.在场效应氧化层9上设有作为栅极g的多晶硅栅极6，且多晶硅栅极6位于阳极p型重掺杂区5与场效应氧化层9间区域上方，所述多晶硅栅极6与栅极(g)相连。
61.本技术实施例中，p型埋层10左边界向器件左侧延伸并止于第一p型阱区 12左边界，p型埋层10右边界向器件右侧延伸并止于n型体区3左边界。
62.本技术实施例中，n型埋层2向左延伸到第一高压n型阱区13左边界，向右延伸至器件右边界。
63.n型埋层2注入浓度为2～4e12cm-2
。
64.图2a、图2b为根据本技术的p型埋层漂移区制备工艺示意图，如图2a和2b所示，p型埋层10是在n型埋层2上分段注入形成的，注入n型杂质浓度为3～5e12cm-2
，注入宽度为1～2um，注入间距为1～2um。
65.本技术实施例中，p型埋层10厚度为1～2um。
66.本技术实施例中，在外延层内还设置有第二p型阱区7。图3a、图3b、图 3c为根据本技术的p型阱区制备工艺示意图，如图3a-3c所示，第二p型阱区7 是由高压n型阱区分段注入形成，在高压n型阱区形成的基础上进行p型杂质普注，由于n型杂质浓度高，在n型杂质区内p型杂质无法注入，因此p型杂质注入到高压n型阱区的间隙中，经过高温退火，杂质扩散形成第二p型阱区 7。
67.本技术实施例中，第二p型阱区7是由高压n型阱区分段注入形成，注入杂质浓度为1～2e12cm-2
，注入宽度为3～4um，注入间距为1～2um。
68.本技术实施例中，第二p型阱区7宽度为6～8um。
69.实施例2
70.图4为根据本技术的具有埋层漂移区的高压pldmos器件制备方法流程图，下面将根据图4，对本技术的具有埋层漂移区的高压pldmos器件制备方法进行详细描述。
71.在步骤401，形成p型衬底。
72.在步骤402，在p型衬底上形成n型埋层。
73.本技术实施例中，n型埋层的注入浓度为2～4e12cm-2
。
74.在步骤403，在n型埋层上进行离子注入形成p型埋层。
75.本技术实施例中，p型埋层是在n型埋层上分段注入形成的，注入n型杂质浓度为3～5e12cm-2
，注入宽度为1～2um，注入间距为1～2um。p型埋层10厚度为1～2um。
76.在步骤404，在n型埋层、所述p型埋层和所述p型衬底上形成外延层。
77.在步骤405，在外延层上依次形成场效应氧化层、高压n型阱区和n型体区。
78.本技术实施例中，在外延层的表面进行介质层沉积，采用掩模板对介质层进行光刻去掉多余的介质层形成场效应氧化层；进行第一次n型离子注入形成高压n型阱区；再利用掩模板进行第二次n型离子注入，n型离子叠加注入形成n型体区。
79.在步骤406，在外延层上依次形成p型缓冲层和p型阱区。
80.本技术实施例中，在外延层的表面进行p型离子的全面普注，经过高温退火扩散，形成p型缓冲层和p型阱区。
81.p型阱区是由高压n型阱区分段注入形成，在高压n型阱区形成的基础上进行p型杂质普注，由于n型杂质浓度高，在n型杂质区内p型杂质无法注入，因此p型杂质注入到高压n型阱区的间隙中，经过高温退火，杂质扩散形成第 p型阱区。
82.当传统的p沟道ldmos器件处于正向导通时，器件的源极接高电位，衬底接地，漏极接地，栅极接低电位。如图5a所示，此时多晶硅栅极下方形成反型沟道，空穴从p型重掺杂区经过反型沟道流入p型阱区，最后空穴电流经过 p型阱区流入p型重掺杂区后从漏极d引出。传统的pldmos漂移区位于表面，载流子流通时在表面集聚，导致表面碰撞电离率较高，如图6a所示，容易在表面发生击穿，严重限制了器件的安全工作区。当处于反向耐压状态时，器件的源极接高电位，衬底接低电位，漏极接低电位，栅极接高电位，此时p型漂移区与n阱相互耗尽。
83.本技术结构在处于正向导通时，器件的源极接高电位，衬底接地，漏极接地，栅极接高电位。如图5b所示，此时多晶硅栅极6下方形成反型沟道，空穴从阳极p型重掺杂区5经过沟道流入第二p型阱区7，流经p型埋层10，通过第一p型阱区13流入第一p型重掺杂区11后从漏极d引出，从而产生源漏之间的正向导通电流。由于p型埋层漂移区的存在，本技术结构的电流路径转移到体内，表面碰撞电离率降低，如图6b所示，由于表面碰撞电离率的降低，其安全工作区大大提升，另外体内导电通路提升了器件的电流能力，如图7所示。本技术结构在处于反向耐压状态时，器件的源极接高电位，衬底接地，漏极接地，栅极接高电位，此时第二高压n型阱区8起辅助耗尽作用，并通过电荷补偿优化器件的电场分布，提升器件的耐压能力。
84.实施例3
85.本技术实施例中，还提供一种功率芯片，包括，上述实施例的具有埋层漂移区的高压pldmos器件。
86.实施例4
87.本技术的实施例中，还提供了还提供了一种电子设备，包括，上述实施例的具有埋层漂移区的高压pldmos器件。
88.本领域普通技术人员可以理解：以上所述仅为本技术的优选实施例而已，并不用于限制本技术，尽管参照前述实施例对本技术进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。