半导体封装的制作方法

技术特征：
1.一种半导体封装，包括：第一半导体芯片；第二半导体芯片，堆叠在所述第一半导体芯片上；底部填充材料层，介于所述第一半导体芯片和所述第二半导体芯片之间；第一坝体结构，设置在所述第一半导体芯片上，其中所述第一坝体结构沿所述第二半导体芯片的边缘延伸，并且包括彼此间隔开且其间具有狭缝的单元坝体结构，其中所述第一坝体结构的上表面的竖直高度位于所述第二半导体芯片的下表面的竖直高度和所述第二半导体芯片的上表面的竖直高度之间，所述第一坝体结构的所述单元坝体结构在平面图中均具有矩形形状，以及所述第一坝体结构的第一侧壁与所述底部填充材料层接触，并且包括与所述第二半导体芯片的面向所述第一坝体结构的所述第一侧壁的侧壁平行的平坦表面。2.根据权利要求1所述的半导体封装，其中所述第一坝体结构的所述单元坝体结构之间的间隔为所述第一坝体结构的每一个所述单元坝体结构的水平长度的约100％或更小，其中所述水平长度是平行于所述第二半导体芯片的所述侧壁测量的。3.根据权利要求2所述的半导体封装，其中所述第一坝体结构的每一个所述单元坝体结构的所述水平长度在约30μm至约150μm之间。4.根据权利要求1所述的半导体封装，其中所述第一坝体结构包括金属。5.根据权利要求1所述的半导体封装，其中所述第一坝体结构包括聚合物。6.根据权利要求1所述的半导体封装，其中所述底部填充材料层包括：线形侧壁，与所述第一坝体结构的所述第一侧壁接触，其中所述线形侧壁沿与所述第一半导体芯片的上表面垂直的方向延伸；以及曲线侧壁，与所述线形侧壁连接，其中所述曲线侧壁界定沿所述第二半导体芯片的所述边缘延伸的凹口。7.根据权利要求6所述的半导体封装，其中所述第一坝体结构的上表面与所述底部填充材料层的所述曲线侧壁连续地连接。8.根据权利要求1所述的半导体封装，还包括：模制层，设置在所述第一半导体芯片上，其中所述模制层在平面图中围绕所述第二半导体芯片。9.根据权利要求8所述的半导体封装，其中所述第一坝体结构通过所述模制层的侧壁暴露。10.根据权利要求1所述的半导体封装，其中所述第一半导体芯片包括被所述底部填充材料层填充的沟槽，以及所述第一半导体芯片的所述沟槽位于所述第一坝体结构的所述第一侧壁和所述第二半导体芯片的边缘之间。
11.根据权利要求1所述的半导体封装，其中所述第一坝体结构包括：第一单元坝体结构，所述第一单元坝体结构在平行于所述第二半导体芯片的边缘的方向上具有第一水平长度；以及第二单元坝体结构，所述第二单元坝体结构在平行于所述第二半导体芯片的边缘的方向上具有大于所述第一水平长度的第二水平长度。12.根据权利要求1所述的半导体封装，还包括：第二坝体结构，设置在所述第一半导体芯片上并且与所述第二半导体芯片的边缘间隔开，其中所述第一坝体结构位于所述第二坝体结构和所述第二半导体芯片的边缘之间。13.根据权利要求1所述的半导体封装，还包括：多个半导体芯片，竖直堆叠在所述第二半导体芯片上。14.一种半导体封装，包括：第一半导体芯片；第二半导体芯片，堆叠在所述第一半导体芯片的上表面上；以及底部填充材料层，介于所述第一半导体芯片与所述第二半导体芯片之间，其中所述底部填充材料层覆盖所述第二半导体芯片的侧壁的至少一部分，并且包括沿与所述第一半导体芯片的上表面垂直的方向线形地延伸的下侧壁和与所述下侧壁连接的曲线上侧壁，以及所述底部填充材料层的所述曲线上侧壁在所述底部填充材料层的外部区域中界定凹口。15.根据权利要求14所述的半导体封装，其中所述底部填充材料层的所述凹口沿所述第二半导体芯片的边缘在水平方向上线形地延伸。16.根据权利要求14所述的半导体封装，还包括：第一坝体结构，设置在所述第一半导体芯片的上表面上，其中所述第一坝体结构与所述底部填充材料层的所述下侧壁接触。17.根据权利要求16所述的半导体封装，其中所述第一坝体结构的上表面与所述曲线上侧壁连续地连接，以及在所述第一坝体结构的上表面与所述曲线上侧壁之间的边界处，所述第一坝体结构的上表面的坡度等于所述曲线上侧壁的坡度。18.根据权利要求16所述的半导体封装，其中所述第一坝体结构包括沿所述第二半导体芯片的边缘延伸的多个条形单元坝体结构、以及将所述多个单元坝体结构的相邻单元坝体结构分开的多个狭缝，以及所述第一坝体结构的第一侧壁与所述底部填充材料层的所述下侧壁接触，并且包括与所述第二半导体芯片的面向所述第一坝体结构的所述第一侧壁的侧壁平行的平坦表面。19.根据权利要求16所述的半导体封装，其中所述第一坝体结构包括光刻胶材料。20.一种半导体封装，包括：第一半导体芯片，包括第一半导体衬底、设置在所述第一半导体衬底上并且包括第一互连结构的第一半导体器件层、以及贯穿所述第一半导体衬底并且与所述第一互连结构电
连接的第一贯通电极；第二半导体芯片，设置在所述第一半导体芯片上，其中所述第二半导体芯片包括第二半导体衬底、设置在所述第二半导体衬底上并且包括第二互连结构的第二半导体器件层、以及贯穿所述第二半导体衬底并且与所述第二互连结构电连接的第二贯通电极；连接凸块，介于所述第一半导体芯片与所述第二半导体芯片之间；底部填充材料层，介于所述第一半导体芯片和所述第二半导体芯片之间，其中所述底部填充材料层围绕所述连接凸块的侧壁并且覆盖所述第二半导体芯片的侧壁的至少一部分；第一坝体结构，设置在所述第一半导体芯片上，其中所述第一坝体结构与所述底部填充材料层接触，沿所述第二半导体芯片的边缘延伸，并且包括多个狭缝和通过所述多个狭缝彼此间隔开的多个单元坝体结构；以及模制层，设置在所述第一半导体芯片上并且覆盖所述底部填充材料层和所述第一坝体结构，其中所述第一坝体结构还包括：第一侧壁，与所述底部填充材料层接触，并且包括与所述第二半导体芯片的所述侧壁平行的平坦表面；以及上表面，位于所述第二半导体芯片的下表面的竖直高度和所述第二半导体芯片的上表面的竖直高度之间，并且在与所述第二半导体芯片的边缘平行的第一方向上相邻的单元坝体结构之间的间隔是所述多个单元坝体结构中的每一个在所述第一方向上的水平长度的约100％或更小。

技术总结
一种半导体封装，包括：第一半导体芯片；第二半导体芯片，堆叠在第一半导体芯片上；底部填充材料层，介于第一半导体芯片和第二半导体芯片之间；以及第一坝体结构，设置在第一半导体芯片上。第一坝体结构沿第二半导体芯片的边缘延伸并且包括彼此间隔开且其间具有狭缝的单元坝体结构。第一坝体结构的上表面的竖直高度位于第二半导体芯片的下表面的竖直高度和第二半导体芯片的上表面的竖直高度之间。第一坝体结构的第一侧壁与底部填充材料层接触，并且包括与第二半导体芯片的面向第一坝体结构的第一侧壁的侧壁平行的平坦表面。的第一侧壁的侧壁平行的平坦表面。的第一侧壁的侧壁平行的平坦表面。


技术研发人员：李亨周 姜芸炳 朴世哲 朴商植 尹孝镇 李泽勋 崔朱逸
受保护的技术使用者：三星电子株式会社
技术研发日：2022.05.06
技术公布日：2023/1/13