一种高容错的逐次逼近型时间数字转换器

1.本发明属于集成电路技术领域，具体涉及一种逐次逼近型时间数字转换器。背景技术：2.随着半导体工艺的不断进步以及电源电压不断降低，传统电压域模数转换器的设计开始变得越来越具有挑战性。由于电源电压在下降而阈值电压却不能等比例缩减，纯模拟电路中的电压裕量不断降低，允许的信号输入输出摆幅也在不断减小。但是电路在工作时产生的热噪声等非理想因素却没有因工艺的进步而缩减，这会导致模拟电路中信噪比与电源电压的平方成比例降低，衰退电路的性能。同时，单个mos 晶体管的本征增益减小，运算放大器的输出电阻、增益带宽、电路的线性度等指标也会恶化，使得高性能模拟电路的设计难度不断增大。3.cmos工艺的不断发展虽然会带来更低的电源电压和更低的晶体管本征增益，给模拟电路的设计带来不便，但是越来越小的器件特征尺寸提高了晶体管的截止频率，使得反相器的传输延迟不断减小。从一个cmos节点到下一个cmos节点，最小门延迟缩小比例为1.15—1.2。如果把时间作为信号量化的参考，则其量化精度是随着工艺的进步在不断提高的。栅极切换能量也受益于工艺缩放，每一代工艺进步会导致约1.52—1.55倍的相对能量降低，提高转换效率。因此，时间域模数转换器相比于传统电压域模数转换器，更能受益于工艺尺寸的缩小及电源压的降低，进而实现更优性能。4.时间域模数转换器由电压时间转换器和时间数字转换器组成，电压时间转换器完成从模拟域到时间域的转换，时间数字转换器完成从时间域到数字与的转换。时间数字转换器作为时间域模数转换器的关键电路模块，其性能受分辨率、线性度和转换时间的限制。tdc的分辨率与工艺技术密切相关，因为最小可分辨时间量与一个反相器延迟成正比。5.快闪型时间数字转换器具有高转换速率，但是功耗和复杂性会随着分辨率呈指数级增长。相位内插型时间数字转换器、游标延迟链型时间数字转换器虽然可以做到精细的时间分辨率，但是和快闪型时间数字转换器一样，功耗开销巨大。带有时间放大器的时间数字转换器减少了延迟级的数量，但是需要对时间放大器进行精确的增益控制，增加了校准的复杂性。逐次逼近型时间数字转换器可以很好地平衡转换速率和功耗，支持高比特分辨率，同时相比于带有时间放大器的结构，校准更为简单。6.传统的逐次逼近型时间数字转换器采用二进制比例的延时单元，具体为通过设置二进制比例的负载电容来产生参考延时。工作原理是基于二进制（radix-2）搜索算法，其特点是：权重因子为 2，即相邻两位延时比例满足2倍关系，每一次的转换区间都是上一次转换区间的一半（第一次转换区间为时间满量程），因此，对于每一个输入时间都存在一个独一无二的数字码值。二进制搜索算法存在的问题是不能容忍转换误差，一旦在某位的转换过程中出现误差，它就不能够再恢复和产生正确的输出码字，导致转换器性能变差。然而，延时单元受工艺、电源电压、温度（pvt）的影响较大，延迟时间有很大的波动，因此极大影响延时匹配精度，导致线性度下降。技术实现要素：7.本发明的目的在于提出一种具有高容错的逐次逼近型时间数字转换器。8.本发明提供的高容错逐次逼近型时间数字转换器，采用环路展开的逐次逼近转换架构，其具体结构包括：n级决策选择延时模块100，末级时间域比较器200，编码器300；其中，n级决策选择延时模块中各级决策选择延时模块依次级联，最后与时间域比较器200连接；n级决策选择延时模块中各级以及末级时间域比较器200分别与编码器300连接；每级决策选择延时模块包括上、下两个延时支路，以及连接在上、下两个延时支路间的时间域比较器150；每个延时支路包括参考延时单元110、补偿延时电路120、本征延时电路130和二选一数据选择器140；参考延时单元110和本征延时电路130并联在补偿延时电路120与二选一数据选择器140之间。9.本发明的逐次逼近型时间数字转换器，其工作流程为：第一级决策选择延时模块采样输入信号start和stop，经过时间域比较器150比较两个输入信号的相位先后关系，得到比较结果，控制上、下两个延时支路的二选一数据选择器140对start和stop信号分别进行选择延时；二选一延时路径选择不对信号进行延时（经过本征延时单元）或者延时一个参考时间（经过参考延时电路）；时间域比较器150的比较结果同时作为本级的数字码值输出到编码器300；延时后的两个信号输出作为第2级的输入，继续进行延时操作；直至第n级；n级决策选择延时模块以串行方式工作，得到前n个数字码值；最后一级时间域比较器200对第n级决策选择延时模块延时后的输出进行比较，得到第n+1个数字码值；编码器输入为n+1个量化码值，按参考延时的非二进制权重比例进行编码，得到整个时间数字转换器的n比特二进制输出码值。10.进一步地，所述参考延时电路110，如附图2所示，根据rc延时模型：τ=rc，通过调节电容负载cload来产生不同的参考延时。具体实现由带有非二进制比例电容负载的两个反相器组成，电容负载连接第一个反相器的输出节点和第二个反相器的输入节点；产生的每级参考延时权重比例小于2。11.进一步地，所述本征延时单元130，是附图2中参考延时电路负载为0的情况，延迟时间tint是两个反相器的本征延时。12.进一步地，所述延时补偿电路120，如附图3所示，由两个反相器组成，目的是补偿时间域比较器的比较时间。两个反相器的传播延时需要大于比较器比较时间与二选一数据选择器的选通时间之和，确保当输入信号经过延时补偿电路之后，可以即刻在两个延时路径中进行选择，否则的话会造成错误的延时翻转。13.进一步地，本发明中所述时间域比较器150与末级时间域比较器200，其结构如附图4所示，包括两个交叉耦合的与非门nand1和nand2；其中nand1的输入分别接输入信号a和nand2的输出信号s2，nand2的输入分别接输入信号b和nand2的输出信号s1；具体工作原理为：当差分输入信号a和b都是低电平的时候，两个输出信号s1和s2均为1；当信号a的上升沿先到来，此时b仍是低电平，比较器比较两个上升沿的先后时序关系输出信号s1=0，s2=1；相反，当信号b的上升沿先到来，此时a仍是低电平，比较器比较两个上升沿的先后时序关系输出信号s2=0，s1=1；比较结果s1和s2分别作为上下两个支路的二选一数据选择器的选择信号，对输入信号进行选择延迟；同时s2作为本级的输出码值进行锁存输出。最后两个信号均为高电平之后，两个输出信号s1和s2保存之前的比较结果。14.进一步地，所述二选一数据选择器140，当选择信号是1时，对输入信号延迟一个本征延时tint，即信号经过本征延时单元的传播延时；当选择信号是0时，对输入信号延迟一个参考延时qt0+tint，即信号经过参考延时电路的传播延时，其中q是本级参考延时的权重。15.本发明的提出的高容错逐次逼近型时间数字转换器，引入冗余位技术的非二进制权重的参考延时，通过调节非二进制权重的电容负载来调节延时，在非二进制权重的延时单元中，相邻的两级参考延时电路产生的延时之比≤2，也就是相邻的两个延时单元的负载电容权重之比≤2。具体原理为，使用低二进制（sub-radix-2）的搜索算法，该低二进制的搜索算法存在相同的搜索范围内重叠的区间，同一个模拟输入可对应多个数字码输出，有优良的容错能力。对于n比特分辨率的时间数字转换器，低二进制的搜索算法需要超过n次的转换过程，使得量化输出可以覆盖所有的输入，得到的数字码的位数也将大于n；这样，低位的量化结果也可以弥补由于高位延时误差导致的量化错误。16.本发明不采用固定的权重因子，只需保证平均权重小于2，时间量化满摆幅和传统架构相同，均为tfs=2nt0。通过二进制权重重组冗余技术，把原来msb负载电容的容值2n-1cunit减去2pcunit ,然后把减掉的容值按需求分配到其他的lsb负载电容上去，分配的原则就是要满足冗余的要求，即当前级的参考延时小于后级所有的参考延时之和。msb参考延时可以看成是两个2的整数次方相减再乘上单位参考延时，lsb参考延时可以看成是两个2的整数次方相加再乘上单位参考延时。为了覆盖所有的输入，本发明将产生n比特分辨率的时间数字转换器的比较周期从n-1增加到了n。17.采用冗余结构可以使逐次逼近型时间数字转换器即使存在延时偏差的情况下，只要在冗余范围内，仍然可以正确工作并能够进行误差的提取，只要转换器可以得到正确的比较结果，就可以为后续的权重误差提取提供比较的前提，就能对adc的结果进行有效校正。18.本发明的逐次逼近型时间数字转换器，可有效的减小高权重位延时电路的匹配误差，确保精度，并大大提高时间数字转换器的转换容错率和转换效率。附图说明19.图1为逐次逼近型时间数字转换器架构示意图。20.图2为参考延时电路示意图。21.图3为补偿延时电路示意图。22.图4为时间域比较器电路示意图。具体实施方式23.下面结合附图，对本发明具有高容错的逐次逼近型时间数字转换器进一步进行说明。值得注意的是，本发明提供的具有高容错的逐次逼近型时间数字转换器可以有许多不同的指标以及性能的实现方式，也可以有多种应用场景。下文的实施仅为本发明提供一个典型的实现电路，仅用以说明本发明的形成与使用，并非用以限定本发明。24.本发明提供的具有高容错的逐次逼近型时间数字转换器及其内部模块电路，一个实施实例为采样率200ms/s、10位分辨率的逐次逼近型时间数字转换器。按照增加冗余位的架构要求，该时间数字转换器共有10级，按串行方式工作。该实例中，电源电压为0.9v，延时单元的最小分辨率是1ps。25.在该实例中，这10级决策选择延时模块的参考延时分别为：220t0+tint、128t0+tint、70t0+tint、40t0+tint、24t0+tint、14t0+tint、8t0+tint、4t0+tint、2t0+tint、t0+tint，其中t0是本实例中最小可分辨延时时间1ps，也是时间数字转换器的最小分辨率；tint是固有的本征延时时间。编码器对产生的11个数字输出码值按权重232、116、70、40、24、14、8、4、2、1进行编码，得到整个时间数字转换器的10bit二进制码值的量化输出结果。该实例的每级转换容错率分别是：32.73%、28.125%、34.29%、35%、25%、14.29%、0%、0%、0%、0%。与传统二进制比例延时结构的逐次逼近型时间数字转换器对比转换权重和容错率，见表1，本发明极大提高了高位转换的容错率，可以一定程度上抵抗pvt带来的延时波动。26.表1本发明的10位分辨率的逐次逼近型时间数字转换器的转换权重与容错率和传统二进制比例延时结构的对比图。27.。28.本发明的内容及优点虽然已详细揭示如上，然而必须说明的是，本发明的范围并不受限于说明书中所描述的方法及步骤等特定实施例，在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出许多变形和修改，这些也应视为本发明的保护范围。