具有用于低抖动和快速锁定的拆分控制环路的数字相位频率检测器的制作方法

本申请涉及数字相位频率检测器，并且更具体地涉及具有用于低抖动和快速锁定的快速控制环路和减速控制环路两者的数字相位频率检测器。

背景技术：

1、数字锁相环(dpll)通常需要时间-数字转换器(tdc)来将基准时钟信号与反馈时钟信号之间的延迟数字化。因此，tdc用作dpll内的相位检测器。tdc通常需要相对较大的动态范围，因为延迟的范围为从锁定dpll之前的初始较大值到锁定时的基本为零的值。该动态范围通常使用具有相对较大数目的延迟单元的延迟链来实现。在供电电压改变时，每个延迟单元的延迟也将改变，这导致dpll中的抖动。因此，常规的tdc由于较大数目的延迟元件而相对笨重，并且需要附加的功率调节来向延迟链提供恒定的供电电压。

2、为了避免相对较大延迟链的复杂性和功耗，已知使用bang-bang相位检测器来实现相位检测器。如名称“bang-bang”所暗示的，bang-bang相位检测器将基准时钟信号与分频时钟信号之间的延迟转换为一比特输出信号，该信号在逻辑上为真或假，具体取决于反馈时钟信号是超前还是滞后于基准时钟信号。因此，bang-bang相位检测器用作一比特tdc并且提供低抖动。但由于bang-bang相位检测器只能向dpll的环路滤波器提供一比特输出信号，因此实现锁定的稳定时间相对较长。保留使用bang-bang相位检测器的有利抖动性质又实现更快的锁定时间导致具有复杂的电路和控制算法的dpll。

技术实现思路

1、提供了一种检测器，该检测器包括：bang-bang相位频率检测器，被配置成提供对第一信号是超前还是滞后于第二信号进行响应的符号输出；时间-数字转换器，包括：具有多个延迟单元的环形振荡器，多个延迟单元被布置在用于环形振荡器信号的环路中；计数器，被配置成：在第一信号与第二信号之间的延迟期间，对通过环形振荡器信号的环路的循环的数目进行计数，以提供计数；以及对应于多个延迟单元的多个存储器元件，每个存储器元件被配置成在延迟结束时存储来自对应延迟单元的输出信号的二进制状态。

2、此外，提供了一种方法，该方法包括：生成对第一信号是超前还是滞后于第二信号进行响应的符号信号，其中第一信号和第二信号中的一者是超前信号，一者是滞后信号；响应于超前信号与滞后信号之间的延迟的开始，触发环形振荡器信号以开始在具有多个延迟单元的环形振荡器内循环；以及响应于来自延迟单元中的每个延迟单元的输出信号的二进制值，在延迟结束时检测环形振荡器信号的相位。

3、最后，提供了一种锁相环，该锁相环包括；数字环路滤波器；数字控制振荡器；时钟分频器，被配置成：对来自数字控制振荡器的输出时钟信号进行分频，以形成分频时钟信号；以及数字相位频率检测器，被配置成：利用环形振荡器的环路中的环形振荡器信号的相位来驱动数字环路滤波器，并且被配置成：响应于环形振荡器信号通过环形振荡器的环路的循环的计数，来调整由时钟分频器用来对输出时钟信号进行分频的除数。

4、通过以下详细描述可以更好地理解这些和其他有利特征。

技术特征：

1.一种检测器，包括：

2.根据权利要求1所述的检测器，其中每个存储器元件是触发器，所述触发器具有数据输入，所述数据输入被耦合到对应延迟单元的输出。

3.根据权利要求1所述的检测器，其中所述时间-数字转换器包括逻辑门，所述逻辑门被配置成响应于所述延迟的结束而对每个触发器进行计时。

4.根据权利要求3所述的检测器，其中所述逻辑门是与门，所述与门被配置成将所述第一信号和所述第二信号进行与运算。

5.根据权利要求1所述的检测器，还包括：

6.根据权利要求5所述的检测器，其中所述多个延迟单元包括多个n个延迟单元，n是正整数，所述检测器还包括：

7.根据权利要求1所述的检测器，还包括：

8.根据权利要求7所述的检测器，其中所述多个延迟单元包括多个反相器。

9.根据权利要求8所述的检测器，其中所述多个反相器中的第一反相器被配置成：响应于所述使能信号，以生成所述环形振荡器信号，来启动所述延迟。

10.根据权利要求9所述的检测器，其中所述第一反相器包括：

11.根据权利要求10所述的检测器，其中所述第二pmos晶体管的栅极被耦合到地，所述第一反相器还包括：

12.一种方法，包括：

13.根据权利要求12所述的方法，还包括：

14.根据权利要求12所述的方法，还包括：

15.根据权利要求13所述的方法，还包括：

16.根据权利要求13所述的方法，还包括：

17.根据权利要求16所述的方法，还包括：

18.根据权利要求12所述的方法，其中生成所述符号信号包括：在bang-bang相位频率检测器中处理所述第一信号和所述第二信号。

19.一种锁相环，包括：

20.根据权利要求19所述的锁相环，还包括：

21.根据权利要求19所述的锁相环，其中所述数字相位频率检测器被配置成：响应于基准时钟信号和反馈时钟信号中的领先信号，触发所述环形振荡器信号在所述环形振荡器中的振荡。

22.根据权利要求21所述的锁相环，其中所述数字相位频率检测器还包括bang-bang相位频率检测器，所述bang-bang相位频率检测器被配置成：生成对所述基准时钟信号是超前还是滞后于所述反馈时钟信号进行响应的符号信号。

23.根据权利要求21所述的锁相环，其中所述环形振荡器包括奇数数目的反相器。

24.根据权利要求23所述的锁相环，其中所述奇数数目的反相器包括三个反相器。

25.根据权利要求19所述的锁相环，其中所述锁相环被集成在蜂窝电话内。

技术总结数字相位频率检测器使用环形振荡器来表征两个输入时钟信号之间的延迟。环形振荡器信号在延迟期间循环通过环形振荡器中的环路的循环计数提供对延迟的粗略测量。延迟结束时环路中的环形振荡器信号的相位提供对延迟的精细测量。数字锁相环可以响应于延迟的精细测量来控制数字控制振荡器的振荡频率，并且可以响应于延迟的粗略测量来控制时钟分频器内的分频。技术研发人员：吴争争,宋超,K·纳加拉简受保护的技术使用者：高通股份有限公司技术研发日：技术公布日：2024/1/15