D2D控制器在FPGA原型验证中的数据传输方法、装置、电子设备、存储介质和程序产品与流程

本公开涉及半导体，尤其涉及一种d2d控制器在fpga原型验证中的数据传输方法、d2d控制器在fpga原型验证中的数据传输装置、电子设备、计算机可读存储介质和计算机程序产品。

背景技术：

1、在现代集成电路设计中，随着对性能和功能要求的不断提高，芯片的尺寸也趋向于增大。然而，当芯片尺寸超过一定限度时，其制造难度和成本将显著增加，同时也可能面临良率下降的问题。为了解决这些问题，设计者通常会将大型芯片分割成多个较小的裸片（die），并将这些裸片集成在一个多芯片模块（mcm，multi-chip module）中。

2、在一个多芯片模块中，各个裸片之间需要进行高速数据通信，这就涉及到了d2d（die-to-die，片间）互联技术。d2d互联模块是实现裸片间通信的关键组件，它通常包含控制器和物理层（phy层，physical layer）。对d2d控制器进行原型验证具有重要意义。

技术实现思路

1、本公开提供了一种d2d控制器在fpga原型验证中的数据传输技术方案。

2、根据本公开的一方面，提供了一种d2d控制器在fpga原型验证中的数据传输方法，包括：

3、d2d控制器向多个数据通道传输多项目标数据；

4、对于所述多个数据通道中的任一数据通道，根据所述数据通道的标识信息，对所述数据通道上的目标数据进行组帧，得到所述数据通道对应的目标数据帧；

5、对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧；

6、将所述串行的多个目标数据帧输入fpga中的串行/解串模块，通过所述串行/解串模块传输所述串行的多个目标数据帧；

7、对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧；

8、根据所述并行的多个目标数据帧携带的数据通道的标识信息，对所述多个目标数据帧进行解帧，恢复出所述多项目标数据。

9、在一种可能的实现方式中，所述对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧，包括：

10、通过所述fpga中的多个第一异步先入先出fifo模块，对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧。

11、在一种可能的实现方式中，所述通过所述fpga中的多个第一异步fifo模块，对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧，包括：

12、同步控制所述fpga中的多个第一异步fifo模块的写使能有效，将来自于所述多个数据通道的并行的多个目标数据帧同步写入相应的第一异步fifo模块；

13、依次控制所述多个第一异步fifo模块的读使能有效，使所述多个第一异步fifo模块依次输出相应的目标数据帧，得到串行的多个目标数据帧。

14、在一种可能的实现方式中，所述对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧，包括：

15、通过所述fpga中的多个第二异步fifo模块，对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧。

16、在一种可能的实现方式中，所述通过所述fpga中的多个第二异步fifo模块，对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧，包括：

17、依次控制所述多个第二异步fifo模块的写使能有效，将所述串行/解串模块输出的所述串行的多个目标数据帧依次写入相应的第二异步fifo模块；

18、同步控制所述多个第二异步fifo模块的读使能有效，使所述多个第二异步fifo模块同步输出相应的目标数据帧，得到所述并行的多个目标数据帧。

19、在一种可能的实现方式中，所述方法还包括：

20、根据d2d互联模块的参数，确定所述串行/解串模块的相应参数。

21、在一种可能的实现方式中，所述参数包括以下至少部分：

22、数据通道数、数据位宽、时钟频率、线速率。

23、根据本公开的一方面，提供了一种d2d控制器在fpga原型验证中的数据传输装置，包括：

24、第一传输模块，用于d2d控制器向多个数据通道传输多项目标数据；

25、组帧模块，用于对于所述多个数据通道中的任一数据通道，根据所述数据通道的标识信息，对所述数据通道上的目标数据进行组帧，得到所述数据通道对应的目标数据帧；

26、并串转换模块，用于对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧；

27、第二传输模块，用于将所述串行的多个目标数据帧输入fpga中的串行/解串模块，通过所述串行/解串模块传输所述串行的多个目标数据帧；

28、串并转换模块，用于对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧；

29、解帧模块，用于根据所述并行的多个目标数据帧携带的数据通道的标识信息，对所述多个目标数据帧进行解帧，恢复出所述多项目标数据。

30、在一种可能的实现方式中，所述并串转换模块用于：

31、通过所述fpga中的多个第一异步先入先出fifo模块，对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧。

32、在一种可能的实现方式中，所述并串转换模块用于：

33、同步控制所述fpga中的多个第一异步fifo模块的写使能有效，将来自于所述多个数据通道的并行的多个目标数据帧同步写入相应的第一异步fifo模块；

34、依次控制所述多个第一异步fifo模块的读使能有效，使所述多个第一异步fifo模块依次输出相应的目标数据帧，得到串行的多个目标数据帧。

35、在一种可能的实现方式中，所述串并转换模块用于：

36、通过所述fpga中的多个第二异步fifo模块，对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧。

37、在一种可能的实现方式中，所述串并转换模块用于：

38、依次控制所述多个第二异步fifo模块的写使能有效，将所述串行/解串模块输出的所述串行的多个目标数据帧依次写入相应的第二异步fifo模块；

39、同步控制所述多个第二异步fifo模块的读使能有效，使所述多个第二异步fifo模块同步输出相应的目标数据帧，得到所述并行的多个目标数据帧。

40、在一种可能的实现方式中，所述装置还包括：

41、确定模块，用于根据d2d互联模块的参数，确定所述串行/解串模块的相应参数。

42、在一种可能的实现方式中，所述参数包括以下至少部分：

43、数据通道数、数据位宽、时钟频率、线速率。

44、根据本公开的一方面，提供了一种电子设备，包括：一个或多个处理器；用于存储可执行指令的存储器；其中，所述一个或多个处理器被配置为调用所述存储器存储的可执行指令，以执行上述方法。

45、根据本公开的一方面，提供了一种计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现上述方法。

46、根据本公开的一方面，提供了一种计算机程序产品，包括计算机可读代码，或者承载有计算机可读代码的非易失性计算机可读存储介质，当所述计算机可读代码在电子设备中运行时，所述电子设备中的处理器执行上述方法。

47、在本公开实施例中，通过d2d控制器向多个数据通道传输多项目标数据，对于所述多个数据通道中的任一数据通道，根据所述数据通道的标识信息，对所述数据通道上的目标数据进行组帧，得到所述数据通道对应的目标数据帧，对来自于所述多个数据通道的并行的多个目标数据帧进行并串转换，得到串行的多个目标数据帧，将所述串行的多个目标数据帧输入fpga中的串行/解串模块，通过所述串行/解串模块传输所述串行的多个目标数据帧，对所述串行/解串模块输出的所述串行的多个目标数据帧进行串并转换，得到所述并行的多个目标数据帧，并根据所述并行的多个目标数据帧携带的数据通道的标识信息，对所述多个目标数据帧进行解帧，恢复出所述多项目标数据，由此能够通过提高fpga的串行/解串模块的工作频率以达到复用其数据通路的目的，节省了fpga的高速接口（hsio）资源，从而能够在提高串行/解串模块资源的利用率的同时，提高d2d控制器的fpga原型验证的完整性和效率，有利于快速实现大规模设计下d2d控制器的fpga原型验证。

48、应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。

49、根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。