单闸极多次写入非挥发性内存阵列及其操作方法与流程

1.本发明有关一种内存阵列，特别是关于一种单闸极多次写入非挥发性内存阵列及其操作方法。


背景技术：

2.互补式金属氧化半导体(complementary metal oxide semiconductor，cmos)制程技术已成为特殊应用集成电路(application specific integrated circuit，asic)的常用制造方法。在计算机信息产品发达的今天，闪存(flash)与电子式可清除程序化只读存储器(electrically erasable programmable read only memory，eeprom)由于皆具备有电性编写和抹除数据的非挥发性内存功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。
3.非挥发性内存为可程序化的，其用以储存电荷以改变内存的晶体管的闸极电压，或不储存电荷以留下原内存的晶体管的闸极电压。抹除操作则是将储存在非挥发性内存中的电荷移除，使得非挥发性内存回到原内存的晶体管的闸极电压。对于目前的闪存架构而言，虽然面积较小，成本较低，但只支持大区块的抹写，无法只对特定的一位记忆晶胞进行抹写，在使用上较不方便；另外，对于电子式可清除程序化只读存储器的架构而言，具有字节写入(byte write)的功能，相对闪存而言使用较方便，然而，其现有的结构中的控制电压种类多、存储元件多，造成面积较闪存大，且在进行位抹除时，往往需要将未选到的位置以晶体管加以隔离，进而提高成本需求。


技术实现要素：

4.有鉴于此，本发明遂针对上述先前技术的缺失，特别提出一种单闸极多次写入非挥发性内存阵列，并进而提出基于此架构的操作方法，可同时进行字节写入、抹除及读取。
5.因此，为达上述目的，本发明提供一种单闸极多次写入非挥发性内存阵列，包含多条平行的位元线，其包含一第一位元线，位元线与多条平行的共源线互相垂直，且共源线区分为多组共源线，此多组共源线包含第一组共源线，第一组共源线包含第一共源线和第二共源线。另有多个子内存阵列，每一子内存阵列连接一位元线与一组共源线，每一子内存阵列包含一第一、第二记忆晶胞，第一记忆晶胞连接第一位元线与第一共源线，第二记忆晶胞连接第一位元线与第二共源线，第一、第二记忆晶胞互相对称配置，并位于第一位元线的同一侧。
6.第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与选取记忆晶胞连接同一位元线的操作记忆晶胞，且未与选取记忆晶胞连接同一共源线的操作记忆晶胞，作为多个同位记忆晶胞，与选取记忆晶胞连接同一位元线的操作记忆晶胞，作为多个同字记忆晶胞，其余操作记忆晶胞则作为多个未选取记忆晶胞。
7.第一、第二记忆晶胞可皆具位于p型井区或p型基板中的n型场效晶体管，亦可皆具
第四位元线；20-共源线；21-第一组共源线；22-第二组共源线；23-第一共源线；24-第二共源线；25-第三共源线；26-第四共源线；30-子内存阵列；32-第一记忆晶胞；34-第二记忆晶胞；36-场效晶体管；38-电容；40-场效晶体管；42-电容；100-记忆晶胞；110-n型场效晶体管；111-第一介电层；112-第一导电闸极；113-源极；114-汲极；115-通道；116-轻掺杂区；120-n型电容结构；130-p型半导体基底；200-记忆晶胞；210-p型场效晶体管；211-第一介电层；212-第一导电闸极；213-源极；214-汲极；215-通道；216-轻掺杂区；220-p型电容结构；230-n型半导体基底。
具体实施方式
19.以下请同时参阅图1，以介绍本发明的实施例。本实施例的单闸极多次写入非挥发性内存阵列包含多条平行的位元线10，此多条位元线10包含第一位元线11、第二位元线12、第三位元线13、第四位元线14。另有与位元线10互相垂直的多条平行的共源线20，其区分为多组共源线20，包含有第一组共源线21和第二组共源线22，第一组共源线21包含第一共源线23和第二共源线24，第二组共源线22包含第三共源线25和第四共源线26。上述位元线10与共源线20会连接多个子内存阵列30，即2x1位记忆晶胞。每一子内存阵列30连接一位元线10与一组共源线20。由于每一子内存阵列30与位元线10、共源线20的连接关系极为相近，以下就相同处陈述之。
20.请同时参阅图2，每一子内存阵列30包含第一记忆晶胞32和第二记忆晶胞34，第一记忆晶胞32连接第一位元线11、第一组共源线21的第一共源线23，第二记忆晶胞34连接第一位元线11、第一组共源线21的第二共源线24，第一、第二记忆晶胞32、34互相对称配置，并位于第一位元线11的同一侧。
21.第一记忆晶胞32更包含一场效晶体管36与一电容38，场效晶体管36的汲极连接第一组共源线21的第一共源线23，源极连接第一位元线11，其汲极边缘连接一浮动闸极，电容38的一端连接浮动闸极，另一端连接第一位元线11，以接收第一位元线11的偏压，场效晶体管36接收第一位元线11与第一共源线23的偏压来对于浮动闸极的数据进行写入、抹除或读取。
22.第二记忆晶胞34更包含一场效晶体管40与一电容42，场效晶体管40的汲极连接第一组共源线21的第二共源线24，源极连接第一位元线11，其汲极边缘连接一浮动闸极，电容38的一端连接浮动闸极，另一端连接第一位元线11，以接收第一位元线11的偏压，场效晶体管40接收第一位元线11与第二共源线24的偏压来对于浮动闸极的数据进行写入、抹除或读取。
23.上述场效晶体管36、40可皆为位于p型基板或p型井区中的n型场效晶体管，亦或位于n型基板或n型井区中的p型场效晶体管，而本发明的操作方式随着n型或p型场效晶体管而有不同，以下先说明场效晶体管36、40为n型场效晶体管的操作方式。为了清楚说明此操作方式，需对每一个记忆晶胞的名称作明确的定义。
24.上述第一、第二记忆晶胞32、34皆作为一操作记忆晶胞，且可选取此些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作。与选取记忆晶胞连接同一位元线10，且未与选取记忆晶胞连接同一共源线20的操作记忆晶胞，为多个同位记忆晶胞；与选取记忆晶胞连接同一位元线10的操作记忆晶胞，作为多个同字记忆晶胞；另其余操作记忆晶胞则作为多
个未选取记忆晶胞。
25.本实施例的操作方式如下，利用下面的操作方式，可使其他未选取的记忆晶胞不受影响，以操作特定单一记忆晶胞。
26.于选取记忆晶胞连接的p型基板或p型井区施加基底电压v
subp
，并于此选取记忆晶胞连接的位元线10、共源线20分别施加第一位电压v
b1
、第一共源电压v
s1
，于每一同位记忆晶胞连接的共源线20分别施加第二共源电压v
s2
，于每一同字记忆晶胞连接的位元线10、共源线20分别施加第二位电压v
b2
、第一共源电压v
s1
，于每一未选取记忆晶胞连接的位元线10、共源线20分别施加第二位电压v
b2
、第二共源电压v
s2
，并满足下列条件：
27.对选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b1
为接地(0)，v
s1
为高压(hv)。
28.对选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b1
为中压(mv)～6v，v
s1
为接地(0)。
29.对选取记忆晶胞进行读取时，满足v
subp
为接地(0)，v
b1
为低压(lv)～2v，v
s1
为接地(0)。
30.对未选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b2
为接地(0)，v
s2
为低压(lv)～2v。
31.对未选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b2
为接地(0)，v
s2
为低压(lv)～2v。
32.对未选取记忆晶胞进行读取时，满足v
subp
为接地(0)，v
b2
为接地(0)，v
s2
为低压(lv)～2v。
33.当场效晶体管36、40为p型场效晶体管时，根据上述记忆晶胞与电压的定义，更于n型井区或n型基板施加基底电压v
subn
，并满足下列条件：
34.对选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b1
为高压(hv)，v
s1
为接地(0)。
35.对选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为中压(mv)～6v。
36.对选取记忆晶胞进行读取时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为低压(lv)～2v。
37.对未选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)。
38.对未选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)。
39.对未选取记忆晶胞进行读取时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)。
40.以下介绍场效晶体管36、40及电容38、42的结构剖视图，并以n型场效晶体管为例。请参阅图3，n型场效晶体管110及n型电容120设于一作为半导体基底的p型半导体基底130中，半导体基底亦可为具有p型井的半导体基底。n型场效晶体管110包含第一介电层111位于p型半导体基底130表面上，第一导电闸极112迭设于第一介电层111上方，以及二离子掺杂区位于p型半导体基底130内，分别作为其源极113及汲极114，在源极113和汲极114间形成通道115，且源极113及汲极114具有不同宽度。n型电容120利用汲极114的边缘来控制一浮动闸极，并形成记忆晶胞100的单浮接闸极(floating gate)。其中，汲极114与浮动闸极
中间包含有轻掺杂区116，离子掺杂区与轻掺杂区为n型离子掺杂区。
41.同样地，当场效晶体管36、40及电容38、42的结构剖视图以p型场效晶体管为例时，如图4所示，p型场效晶体管210及p型电容220设于一作为半导体基底的n型半导体基底230中，半导体基底亦可为具有n型井的半导体基底。p型场效晶体管210包含第一介电层211位于n型半导体基底230表面上，第一导电闸极212迭设于第一介电层211上方，以及二离子掺杂区位于n型半导体基底230内，分别作为其源极213及汲极214，在源极213和汲极214间形成通道215，且源极213及汲极214具有不同宽度。p型电容220利用汲极214的边缘来控制一浮动闸极，并形成记忆晶胞200的单浮接闸极。其中，汲极214与浮动闸极中间包含有轻掺杂区216，离子掺杂区与轻掺杂区为n型离子掺杂区。
42.上述实施例中，场效晶体管36、40的汲极114、214边缘是在浮动闸极中间区域，而所谓源极113、213和汲极114、214的宽度是指其沿着一横轴方向(即，由源极113、213分别往汲极114、214的平行方向)的边长，如图所示，本实施例的汲极114、214的宽度分别大于源极113、213的宽度。
43.综上所述，根据本发明所提供的单闸极多次写入非挥发性内存阵列及其操作方法，具有面积较小与成本较低的可写入单闸极非挥发性内存架构，且藉由本发明对应元件提出的操作条件，可以使用最少的控制电压种类及最少的元件，能够大幅缩短控制线路的长度，达到缩小整体面积的效果，从而减少非挥发性内存的生产成本。
44.以上所述藉由实施例说明本发明的特点，其目的在使熟习该技术者能了解本发明的内容并据以实施，而非限定本发明的保护范围，故，凡其他未脱离本发明所揭示的精神所完成的等效修饰或修改，仍应包含在本案的保护范围内。