单闸极多次写入非挥发性内存阵列及其操作方法与流程

技术特征：
1.一种单闸极多次写入非挥发性内存阵列，其特征在于，包含：多条平行的位元线，其包含一第一位元线；多条平行的共源线，其与多条位元线互相垂直，并区分为多组共源线，多组共源线包含一第一组共源线，该第一组共源线包含一第一共源线和一第二共源线；以及多个子内存阵列，每一子内存阵列连接一位元线与一组共源线，每一子内存阵列包含：一第一记忆晶胞，其连接该第一位元线与该第一共源线；以及一第二记忆晶胞，其连接该第一位元线与该第二共源线，该第一记忆晶胞、该第二记忆晶胞互相对称配置，并位于该第一位元线的同一侧。2.如权利要求1所述的单闸极多次写入非挥发性内存阵列，其特征在于，该第一记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。3.如权利要求1所述的单闸极多次写入非挥发性内存阵列，其特征在于，该第二记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。4.如权利要求2或3所述的单闸极多次写入非挥发性内存阵列，其特征在于，该场效晶体管为n型场效晶体管或p型场效晶体管。5.一种单闸极多次写入非挥发性内存阵列的操作方法，该单闸极多次写入非挥发性内存阵列包含：多条平行的位元线，其包含一第一位元线；多条平行的共源线，其与多条位元线互相垂直，并区分为多组共源线，多组共源线包含一第一组共源线，该第一组共源线包含一第一共源线和一第二共源线；以及多个子内存阵列，每一子内存阵列连接一位元线与一组共源线，每一子内存阵列包含：一第一记忆晶胞，其连接该第一位元线与该第一共源线；以及一第二记忆晶胞，其连接该第一位元线与该第二共源线，该第一记忆晶胞、第二记忆晶胞互相对称配置，并位于该第一位元线的同一侧，该第一记忆晶胞、该第二记忆晶胞皆具位于p型基板或p型井区中的n型场效晶体管时，该第一记忆晶胞、该第二记忆晶胞皆作为一操作记忆晶胞，在选取多个操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一位元线，且未与该选取记忆晶胞连接同一共源线的多个操作记忆晶胞，作为多个同位记忆晶胞，与该选取记忆晶胞连接同一位元线的多个操作记忆晶胞，作为
多个同字记忆晶胞，其余操作记忆晶胞则作为多个未选取记忆晶胞，其特征在于，该操作方法包含以下步骤：于该选取记忆晶胞连接的该p型基板或该p型井区施加基底电压v
subp
，并于该选取记忆晶胞连接的位元线、共源线分别施加第一位电压v
b1
、第一共源电压v
s1
，于每一同位记忆晶胞连接的共源线分别施加第二共源电压v
s2
，于每一同字记忆晶胞连接的位元线、共源线分别施加第二位电压v
b2
、该第一共源电压v
s1
，于每一未选取记忆晶胞连接的位元线、共源线分别施加该第二位电压v
b2
、该第二共源电压v
s2
，并满足下列条件：对该选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b1
为接地(0)，v
s1
为高压(hv)；对该选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b1
为中压(mv)～6v，v
s1
为接地(0)；对该选取记忆晶胞进行读取时，满足v
subp
为接地(0)，v
b1
为低压(lv)～2v，v s1
为接地(0)；对多个未选取记忆晶胞进行抹除时，满足v
subp
为接地(0)，v
b2
为接地(0)，v
s2
为低压(lv)～2v；对多个未选取记忆晶胞进行写入时，满足v
subp
为接地(0)，v
b2
为接地(0)，v
s2
为低压(lv)～2v；及对多个未选取记忆晶胞进行读取时，满足v
subp
为接地(0)，v
b2
为接地(0)，v s2
为低压(lv)～2v。6.如权利要求5所述的单闸极多次写入非挥发性内存阵列的操作方法，其特征在于，该第一记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。7.如权利要求5所述的单闸极多次写入非挥发性内存阵列的操作方法，其特征在于，该第二记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。8.一种单闸极多次写入非挥发性内存阵列的操作方法，该单闸极多次写入非挥发性内存阵列包含：多条平行的位元线，其包含一第一位元线；多条平行的共源线，其与多条位元线互相垂直，并区分为多组共源线，多组共源线包含一第一组共源线，该第一组共源线包含
一第一共源线和一第二共源线；以及多个子内存阵列，每一子内存阵列连接一位元线与一组共源线，每一子内存阵列包含：一第一记忆晶胞，其连接该第一位元线与该第一共源线；以及一第二记忆晶胞，其连接该第一位元线与该第二共源线，该第一记忆晶胞、该第二记忆晶胞互相对称配置，并位于该第一位元线的同一侧，该第一记忆晶胞、该第二记忆晶胞皆具位于n型基板或n型井区中的p型场效晶体管时，该第一记忆晶胞、该第二记忆晶胞皆作为一操作记忆晶胞，在选取多个操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一位元线，且未与选取记忆晶胞连接同一共源线的多个操作记忆晶胞，作为多个同位记忆晶胞，与该选取记忆晶胞连接同一位元线的多个操作记忆晶胞，作为多个同字记忆晶胞，其余操作记忆晶胞则作为多个未选取记忆晶胞，其特征在于，该操作方法包含以下步骤：于该选取记忆晶胞连接的n型基板或n型井区施加基底电压v
subn
，并于该选取记忆晶胞连接的位元线、共源线分别施加第一位电压v
b1
、第一共源电压v
s1
，于每一同位记忆晶胞连接的共源线分别施加第二共源电压v
s2
，于每一同字记忆晶胞连接的位元线、共源线分别施加第二位电压v
b2
、该第一共源电压v
s1
，于每一未选取记忆晶胞连接的位元线、共源线分别施加该第二位电压v
b2
、该第二共源电压v
s2
，并满足下列条件：对该选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b1
为高压(hv)，v
s1
为接地(0)；对该选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为中压(mv)～6v；对该选取记忆晶胞进行读取时，满足v
subn
为高压(hv)，v
b1
为接地(0)，v
s1
为低压(lv)～2v；对多个未选取记忆晶胞进行抹除时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)；对多个未选取记忆晶胞进行写入时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)；及对多个未选取记忆晶胞进行读取时，满足v
subn
为高压(hv)，v
b2
为低压(lv)～2v，v
s2
为低压(lv)或接地(0)。9.如权利要求8所述的单闸极多次写入非挥发性内存阵列的操作方法，其特征在于，该第一记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。10.如权利要求8所述的单闸极多次写入非挥发性内存阵列的操作方法，其特征在于，该第二记忆晶胞更包含：一场效晶体管，该场效晶体管设置于一半导体基底，并包括一第一介电层、一第一导电闸极与多个离子掺杂区，该第一介电层位于该半导体基底表面，该第一导电闸极迭设于该
第一介电层上，该多个离子掺杂区设于该半导体基底内并位于该第一导电闸极的两侧，分别形成源极及汲极，该源极和该汲极的宽度不同；以及一电容，该电容设置于该半导体基底，该电容利用该汲极的边缘来控制一浮动闸极，且该汲极与该浮动闸极中间包含一轻掺杂区，该轻掺杂区与该多个离子掺杂区具有同型的离子，并形成该第一记忆晶胞的一单浮接闸极。