技术特征：
1.一种半导体器件，包括：
缓冲器控制电路，被配置成基于自刷新信号生成使能信号以及被配置成在自刷新操作期间从第一内部芯片选择信号生成结束控制信号和供应控制信号；以及
操作控制电路，被配置成在模式寄存器写入操作期间在更新信号被输入时从内部命令/地址信号生成频率信息信号，被配置成在所述模式寄存器写入操作期间在所述供应控制信号被输入时基于所述频率信息信号调整移位量，以及被配置成在生成内部读取命令之后与内部时钟信号同步地在读取-修改-写入操作期间根据经调整的移位量生成内部写入命令。
2.如权利要求1所述的器件，其中，所述操作控制电路被配置成所述更新信号通过命令/地址信号的特定比特位被输入时生成所述频率信息信号。
3.如权利要求1所述的器件，其中，所述缓冲器控制电路包括：
初始化控制电路，被配置成生成初始化信号和所述使能信号，所述初始化信号和所述使能信号通过所述自刷新信号和重置信号被使能；
延迟信号生成电路，被配置成生成延迟信号，所述延迟信号在所述第一内部芯片选择信号为使能的时间点处被使能或者基于所述初始化信号和所述使能信号而被使能；以及
脉冲生成电路，被配置成生成所述供应控制信号以及被配置成生成所述结束控制信号，所述供应控制信号包括当所述自刷新信号被使能时通过所述延迟信号创建的脉冲。
4.如权利要求3所述的器件，其中，所述初始化控制电路包括：
初始化信号生成电路，被配置成生成所述初始化信号，所述初始化信号在所述重置信号被使能时被使能并且在所述延迟信号被使能时被禁止；以及
使能信号生成电路，被配置成生成所述使能信号，所述使能信号在所述自刷新信号被使能时或者在所述重置信号和所述初始化信号被禁止时被使能。
5.如权利要求3所述的器件，其中，所述脉冲生成电路包括：
第一脉冲生成电路，被配置成生成所述供电控制信号，所述供电控制信号包括当所述自刷新信号被使能时所述延迟信号被禁止时创建的脉冲；以及
第二脉冲生成电路，被配置成生成所述结束控制信号，所述结束控制信号包括当所述自刷新信号被使能时所述延迟信号被使能时创建的脉冲。
6.如权利要求1所述的器件，其中，所述操作控制电路包括：
命令解码器，被配置成与内部时钟信号同步以生成模式寄存器写入命令、自刷新命令和写入命令，所述模式寄存器写入命令、所述自刷新命令和所述写入命令之中的一种是当第二内部芯片选择信号被使能时根据所述内部命令/地址信号的逻辑电平组合来被选择性地使能的；
刷新控制电路，被配置成在所述模式寄存器写入命令被使能时锁存通过所述内部命令/地址信号输入的预频率信息信号，被配置成在所述自刷新命令被使能时在所述更新信号被输入时输出所述预频率信息信号作为所述频率信息信号，以及被配置成生成所述自刷新信号，所述自刷新信号在所述自刷新命令为使能的时间点处使能以及在所述结束控制信号为使能的时间点处被禁止；以及
内部命令生成电路，被配置成通过在生成所述内部读取命令之后与所述内部时钟信号同步地使所述写入命令移位由所述频率信息信号设定的移位量来生成所述内部写入命令。
7.如权利要求6所述的器件，其中，所述刷新控制电路包括：
频率信息存储电路，被配置成在所述模式寄存器写入命令被使能时锁存所述内部命令/地址信号，以及被配置成输出被锁存的内部命令/地址信号作为所述预频率信息信号；
刷新信号生成电路，被配置成在所述自刷新命令和所述供应控制信号被输入时生成在所述更新信号被输入的时间点处使能的输出控制信号，以及被配置成生成所述自刷新信号，所述自刷新信号的使能区间由所述自刷新命令和所述结束控制信号设定；以及
频率信息信号生成电路，被配置成在所述输出控制信号被输入的时间点处从所述预频率信息信号生成所述频率信息信号。
8.如权利要求7所述的器件，其中，所述刷新信号生成电路包括：
输出控制信号生成电路，被配置成在所述自刷新命令被使能时接收并锁存所述更新信号，以及被配置成在所述供应控制信号被使能时从被锁存的更新信号生成所述输出控制信号；以及
锁存电路，被配置成生成在所述自刷新命令为使能的时间点处使能并且在所述结束控制信号为使能的时间点处禁止的所述自刷新信号。
9.如权利要求6所述的器件，其中，所述内部命令生成电路包括：
移位电路，被配置成通过与所述内部时钟信号同步地使所述写入命令顺次移位来生成第一传送信号至第三传送信号，以及被配置成通过使所述第三传送信号移位来生成所述内部写入命令；以及
选择/传送电路，被配置成基于所述频率信息信号而输出所述第一传送信号至所述第三传送信号中的任一者作为所述内部读取命令。
10.如权利要求1所述的器件，还包括：
第一缓冲器，被配置成由所述使能信号激活以通过对芯片选择信号进行缓冲来生成所述第一内部芯片选择信号；以及
第二缓冲器，被配置成由所述使能信号激活以通过缓冲所述芯片选择信号来生成第二内部芯片选择信号。
11.如权利要求10所述的器件，
其中，所述第一缓冲器包括cmos缓冲器；
其中，所述第二缓冲器包括差分放大缓冲器；
其中，所述第一缓冲器被配置成在所述自刷新操作期间被激活；以及
其中，所述第二缓冲器被配置成在所述读取-修改-写入操作期间被激活。
12.一种半导体器件，包括：
操作控制电路，被配置成在模式寄存器写入操作期间基于更新信号从内部命令/地址信号生成用于调整移位量的频率信息信号，被配置成基于所述频率信息信号调整所述移位量，以及被配置成在生成所述内部读取命令之后在读取-修改-写入操作期间根据经调整的移位量与内部时钟信号同步地生成内部写入命令；
核心电路，被配置成基于所述内部读取命令而输出所述核心电路中存储的读取数据以及被配置成基于所述内部写入命令而存储写入数据；以及
纠错码电路，被配置成在所述读取-修改-写入操作期间从所述读取数据和传送数据生成所述写入数据。
13.如权利要求12所述的器件，其中，所述纠错码电路被配置成在所述读取-修改-写入操作期间通过计算所述读取数据中包括的比特位信号和所述传送数据的比特位信号来生成所述写入数据。
14.如权利要求12所述的器件，其中，所述纠错码电路被配置成：在写入操作期间通过纠正所述传送数据的错误来生成所述写入数据，以及在读取操作期间纠正所述读取数据的错误以输出经纠正的读取数据作为所述传送数据。
15.如权利要求12所述的器件，其中，所述更新信号是通过命令/地址信号的特定比特位信号而被输入的。
16.如权利要求12所述的器件，其中，所述操作控制电路包括：
命令解码器，被配置成与内部时钟信号同步以生成模式寄存器写入命令、自刷新命令和写入命令，所述模式寄存器写入命令、所述自刷新命令和所述写入命令之中的一种是当第二内部芯片选择信号被使能时根据所述内部命令/地址信号的逻辑电平组合来被选择性地使能的；
刷新控制电路，被配置成在所述模式寄存器写入命令被使能时锁存通过所述内部命令/地址信号输入的预频率信息信号，被配置成当所述自刷新命令被使能时在所述更新信号被输入时输出所述预频率信息信号作为所述频率信息信号，以及被配置成生成所述自刷新信号，所述自刷新信号在所述自刷新命令为使能的时间点处使能以及在结束控制信号为使能的时间点处被禁止；以及
内部命令生成电路，被配置成通过在生成所述内部读取命令之后与所述内部时钟信号同步地使所述写入命令移位由所述频率信息信号设定的移位量来生成所述内部写入命令。
17.如权利要求16所述的器件，其中，所述刷新控制电路包括：
频率信息存储电路，被配置成在所述模式寄存器写入命令被使能时锁存所述内部命令/地址信号，以及被配置成输出被锁存的内部命令/地址信号作为所述预频率信息信号；
刷新信号生成电路，被配置成在所述自刷新命令和供应控制信号被输入时生成在所述更新信号被输入的时间点处使能的输出控制信号，以及被配置成生成所述自刷新信号，所述自刷新信号的使能区间由所述自刷新命令和所述结束控制信号设定；以及
频率信息信号生成电路，被配置成在所述输出控制信号被输入的时间点处从所述预频率信息信号生成所述频率信息信号。
18.如权利要求17所述的器件，其中，所述刷新信号生成电路包括：
输出控制信号生成电路，被配置成在所述自刷新命令被使能时接收并锁存所述更新信号，以及被配置成在所述供应控制信号被使能时从被锁存的更新信号生成所述输出控制信号；以及
锁存电路，被配置成生成在所述自刷新命令为使能的时间点处使能并且在所述结束控制信号为使能的时间点处禁止的所述自刷新信号。
19.如权利要求16所述的器件，其中，所述内部命令生成电路包括：
移位电路，被配置成通过与所述内部时钟信号同步地使所述写入命令顺次移位来生成第一传送信号至第三传送信号，以及被配置成通过使所述第三传送信号移位来生成所述内部写入命令；以及
选择/传送电路，被配置成基于所述频率信息信号而输出所述第一传送信号至所述第三传送信号中的任一者作为所述内部读取命令。
20.如权利要求12所述的器件，还包括：
缓冲器电路，包括第一缓冲器至第五缓冲器；以及
缓冲器控制电路，被配置成基于自刷新信号生成用于激活所述第一缓冲器和第二缓冲器中的任一者的使能信号，以及被配置成从通过所述第一缓冲器输入的第一内部芯片选择信号生成结束控制信号和供应控制信号。
21.如权利要求20所述的器件，
其中，所述第一缓冲器被配置成由所述使能信号激活以通过对芯片选择信号进行缓冲来生成所述第一内部芯片选择信号，以及
其中，所述第二缓冲器被配置成由所述使能信号激活以通过缓冲所述芯片选择信号来生成第二内部芯片选择信号。
22.如权利要求20所述的器件，
其中，第三缓冲器被配置成缓冲命令/地址信号以生成所述内部命令/地址信号；
其中，第四缓冲器被配置成缓冲时钟信号以生成所述内部时钟信号；以及
其中，所述第五缓冲器被配置成输出外部数据作为所述传送数据或者输出所述传送数据作为所述外部数据。
23.如权利要求20所述的器件，其中，所述缓冲器控制电路包括：
初始化控制电路，被配置成生成初始化信号和所述使能信号，所述初始化信号和所述使能信号通过所述自刷新信号和重置信号被使能的；
延迟信号生成电路，被配置成生成延迟信号，所述延迟信号在所述第一内部芯片选择信号为使能的时间点处被使能或者基于所述初始化信号和所述使能信号而被使能；以及
脉冲生成电路，被配置成生成所述供应控制信号以及被配置成生成所述结束控制信号，所述供应控制信号包括当所述自刷新信号被使能时通过所述延迟信号创建的脉冲。
24.如权利要求23所述的器件，其中，所述初始化控制电路包括：
初始化信号生成电路，被配置成生成所述初始化信号，所述初始化信号在所述重置信号被使能时被使能并且在所述延迟信号被使能时被禁止；以及
使能信号生成电路，被配置成生成所述使能信号，所述使能信号在所述自刷新信号被使能时或者在所述重置信号和所述初始化信号被禁止时被使能。
25.如权利要求23所述的器件，其中，所述脉冲生成电路包括：
第一脉冲生成电路，被配置成生成所述供应控制信号，所述供应控制信号包括当所述自刷新信号被使能时所述延迟信号被禁止时创建的脉冲；以及
第二脉冲生成电路，被配置成生成所述结束控制信号，所述结束控制信号包括当所述自刷新信号被使能时所述延迟信号被使能时创建的脉冲的。
技术总结
一种半导体器件，包括缓冲器控制电路和操作控制电路。缓冲器控制电路基于自刷新信号生成使能信号并且在自刷新操作期间从第一内部芯片选择信号生成结束控制信号和供应控制信号。操作控制电路在模式寄存器写入操作期间在更新信号被输入时从内部命令/地址信号生成频率信息信号，在模式寄存器写入操作期间在供应控制信号被输入时基于频率信息信号调整移位量，以及在生成内部读取命令之后与内部时钟信号同步地在读取‑修改‑写入操作期间根据经调整的移位量生成内部写入命令。
技术研发人员：金昌铉
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2020.07.09
技术公布日：2021.06.22
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