半导体器件的制作方法

相关申请的交叉引用

本申请要求于2019年12月19日提交的韩国专利申请第10-2019-0171269号的优先权，其整体内容通过引用合并于此。

本公开内容的实施方式涉及通过在自刷新操作期间执行频率调整操作来执行读取-修改-写入操作的半导体器件。

背景技术：

近来，在每个时钟周期期间接收和输出多比特位数据的各种设计方案已被用于提高半导体器件的操作速度。用于提高半导体器件的操作速度的典型的设计方案是增加时钟信号的频率以便于以高速度接收和输出多比特位数据。如果半导体器件的数据传送速度变得更快，则在半导体器件中传送数据时发生错误的概率可能增加。因此，已提出了高级设计方案以确保数据传送的可靠性。

每当在半导体器件中传送数据时，可以生成能够检测到错误的出现的诸如检错码(edc)和纠错码(ecc)的错误码并且将其连同数据一起传送以确保数据传送的可靠性。

同时，半导体器件可以提供读取-修改-写入操作，其能够在被写入以使用错误码的数据的比特位数量不足时通过内部执行读取操作来补充数据的不足的比特位。

技术实现要素：

根据一个实施方式，一种半导体器件包括缓冲器控制电路和操作控制电路。缓冲器控制电路被配置成基于自刷新信号生成使能信号以及被配置成在自刷新操作期间从第一内部芯片选择信号生成结束控制信号和供应控制信号。操作控制电路被配置成在模式寄存器写入操作期间在更新信号被输入时从内部命令/地址信号生成频率信息信号，被配置成在模式寄存器写入操作期间在供应控制信号被输入时基于频率信息信号调整移位量，以及被配置成在生成内部读取命令之后与内部时钟信号同步地在读取-修改-写入操作期间根据经调整的移位量生成内部写入命令。

根据另一实施方式，一种半导体器件包括操作控制电路、核心电路和纠错码(ecc)电路。操作控制电路被配置成在模式寄存器写入操作期间基于更新信号从内部命令/地址信号生成用于调整移位量的频率信息信号，被配置成基于频率信息信号调整移位量，以及被配置成在生成内部读取命令之后在读取-修改-写入操作期间根据经调整的移位量与内部时钟信号同步地生成内部写入命令。核心电路被配置成基于内部读取命令输出核心电路中存储的读取数据以及被配置成基于内部写入命令存储写入数据。ecc电路被配置成在读取-修改-写入操作期间从读取数据和传送数据生成写入数据。

附图说明

图1是示出根据本公开的一个实施方式的半导体系统的配置的框图。

图2是示出图1中所示的半导体系统中包括的半导体器件的配置的框图。

图3是示出根据本公开的一个实施方式的用于在半导体器件的自刷新操作期间执行频率调整操作的频率信息信号的逻辑电平的表格。

图4是示出图2中所示的半导体器件中包括的缓冲器控制电路的配置的框图。

图5是示出图4中所示的缓冲器控制电路中包括的初始化控制电路的配置的电路图。

图6是示出图4中所示的缓冲器控制电路中包括的延迟信号生成电路的配置的电路图。

图7是示出图4中所示的缓冲器控制电路中包括的脉冲生成电路的配置的电路图。

图8是示出图2中所示的半导体器件中包括的刷新控制电路的配置的框图。

图9是示出图8中所示的刷新控制电路中包括的频率信息存储电路的配置的电路图。

图10是示出图8中所示的刷新控制电路中包括的刷新信号生成电路的配置的电路图。

图11是示出图8中所示的刷新控制电路中包括的频率信息信号生成电路的配置的电路图。

图12示出了图2中所示的半导体器件中包括的内部命令生成电路的配置。

图13是示出根据本公开的一个实施方式的生成用于在半导体系统的自刷新操作期间执行频率调整操作的频率信息信号的操作的时序图。

图14是示出根据本公开的一个实施方式的半导体系统的读取-修改-写入操作期间的频率调整操作的时序图。

图15是示出根据本公开的一个实施方式的电子系统的配置的框图。

具体实施方式

在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在说明在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。

将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于辨别一个元件与另一元件。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，而不偏离本公开的教导。

此外，还将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接地连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。

逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平可被设定为高于逻辑“低”电平的电压电平的电压电平。同时，信号的逻辑电平可以根据各实施方式被设定为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平

下面将参照附图详细描述本公开的各实施方式。然而，本文描述的实施方式仅用于说明性目的而非旨在限制本公开的范围。

图1是示出根据本公开的一个实施方式的半导体系统1的配置的框图。如图1中所示，半导体系统1可以包括控制器10和半导体器件20。半导体器件20可以包括缓冲器控制电路200、操作控制电路300、核心电路400和纠错码(ecc)电路500。

控制器10可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线路l11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线路l31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线路l51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线路l71彼此连接。控制器10可以通过第一传输线路l11向半导体器件20传送时钟信号clk以控制半导体器件20。控制器10可以通过第二传输线路l31向半导体器件20传送芯片选择信号cs以控制半导体器件20。控制器10可以通过第三传输线路l51向半导体器件20传送命令/地址信号ca以控制半导体器件20。控制器10可以通过第四传输线路l71从半导体器件20接收数据data或者向半导体器件20传送数据data。

缓冲器控制电路200可以在自刷新操作期间生成用于激活第一缓冲器(图2的110)和第二缓冲器(图2的120)中的任一者的使能信号en。缓冲器控制电路200可以从通过第一缓冲器(图2的110)输入的第一内部芯片选择信号(图2的ics<1>)生成结束控制信号(图2的srx)和供应控制信号(图2的sr_apy)。

当更新信号(图2的ica<k>)在模式寄存器写入操作期间被输入到操作控制电路300时，操作控制电路300可以从第一内部命令/地址信号至第k内部命令/地址信号(图2的ica<1:k>)生成第一频率信息信号至第三频率信息信号(图2的fq_inf<1:3>)。当供应控制信号(图2的sr_apy)被输入到操作控制电路300时，操作控制电路300可以基于第一频率信息信号至第三频率信息信号(图2的fq_inf<1:3>)而调整移位量。操作控制电路300可以与内部时钟信号iclk同步而在生成内部读取命令(图2的ird)之后使用在读取-修改-写入操作期间调整的移位量来生成内部写入命令(图2的iwt)。

核心电路400可以基于内部读取命令(图2的ird)输出核心电路400中存储的第一读取数据至第n读取数据(图2的rdata<1:n>)。核心电路400可以基于内部写入命令(图2的iwt)存储第一写入数据至第n写入数据(图2的wdata<1:n>)。核心电路400可以基于自刷新信号(图2的isr)执行自刷新操作。

ecc电路500可以在读取-修改-写入操作期间从第一读取数据至第n读取数据(图2的rdata<1:n>)和第一传送数据至第m传送数据(图2的td<1:m>)生成第一写入数据至第n写入数据(图2的wdata<1:n>)。ecc电路500可以在写入操作期间纠正第一传送数据至第m传送数据(图2的td<1:m>)的错误以生成第一写入数据至第n写入数据(图2的wdata<1:n>)。ecc电路500可以在读取操作期间纠正第一读取数据至第n读取数据(图2的rdata<1:n>)的错误以输出经纠正的数据作为第一传送数据至第m传送数据(图2的td<1:m>)。

图2是示出半导体器件20的配置的框图。如图2中所示，半导体器件20可以包括缓冲器电路100、缓冲器控制电路200、操作控制电路300、核心电路400和ecc电路500。

缓冲器电路100可以第一缓冲器110、第二缓冲器120、第三缓冲器130、第四缓冲器140和第五缓冲器150。

第一缓冲器110可以由使能信号en激活。第一缓冲器110可以缓冲芯片选择信号cs以生成第一内部芯片选择信号ics<1>。第一缓冲器110可被配置成包括cmos缓冲器，其在使能信号en被使能时被激活。第一缓冲器110可以在自刷新操作期间被激活。

第二缓冲器120可以由使能信号en激活。第二缓冲器120可以缓冲芯片选择信号cs以生成第二内部芯片选择信号ics<2>。第二缓冲器120可被配置成包括差分放大缓冲器，其在使能信号en被禁止时被激活。第二缓冲器120可以在模式寄存器写入操作期间、读取-修改-写入操作期间、写入操作期间和读取操作期间被激活。

第三缓冲器130可以缓冲第一命令/地址信号至第k命令/地址信号ca<1:k>以生成第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>。第三缓冲器130可被配置成包括差分放大缓冲器。第三缓冲器130可以在模式寄存器写入操作期间、读取-修改-写入操作期间、写入操作期间和读取操作期间被激活。

第四缓冲器140可以缓冲时钟信号clk以生成内部时钟信号iclk。第四缓冲器140可被配置成包括差分放大缓冲器。第四缓冲器140可以在模式寄存器写入操作期间、读取-修改-写入操作期间、写入操作期间和读取操作期间被激活。

第五缓冲器150可以在读取-修改-写入操作期间缓冲第一数据至第m数据data<1:m>以生成第一传送数据至第m传送数据td<1:m>。第五缓冲器150可以在写入操作期间缓冲第一数据至第m数据data<1:m>以生成第一传送数据至第m传送数据td<1:m>。第五缓冲器150可以在读取操作期间缓冲第一数据至第m数据data<1:m>以生成第一传送数据至第m传送数据td<1:m>。第五缓冲器150可被配置成包括差分放大缓冲器。第五缓冲器150可以在读取-修改-写入操作期间、写入操作期间和读取操作期间被激活。

尽管图2示出了其中缓冲器电路100包括五个缓冲器的示例，但是缓冲器电路100中包括的缓冲器的数目可以根据实施方式而被设定为不同的。

缓冲器控制电路200可以在自刷新操作期间基于重置信号rstb和自刷新信号isr生成用于激活第一缓冲器110和第二缓冲器120中的任一者的使能信号en。缓冲器控制电路200可以从通过第一缓冲器110输入的第一内部芯片选择信号ics<1>生成结束控制信号srx和供应控制信号sr_apy。

操作控制电路300可以包括命令解码器310、刷新控制电路320和内部命令生成电路330。

命令解码器310可以与内部时钟信号iclk同步以生成模式寄存器写入命令mrw、自刷新命令sref和写入命令wt，当第二内部芯片选择信号ics<2>被使能时根据第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>的组合选择性地使能模式寄存器写入命令mrw、自刷新命令sref和写入命令wt之一。命令解码器310可以与内部时钟信号iclk同步以在第二内部芯片选择信号ics<2>被使能并且第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>具有第一逻辑电平组合时生成被使能的模式寄存器写入命令mrw。命令解码器310可以与内部时钟信号iclk同步以在第二内部芯片选择信号ics<2>被使能并且第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>具有第二逻辑电平组合时生成被使能的自刷新命令sref。命令解码器310可以与内部时钟信号iclk同步以在第二内部芯片选择信号ics<2>被使能并且第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>具有第三逻辑电平组合时生成被使能的写入命令wt。第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>的第一逻辑电平组合可被设定为用于模式寄存器写入操作的逻辑电平组合。第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>的第二逻辑电平组合可被设定为用于自刷新操作的逻辑电平组合。第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>的第三逻辑电平组合可被设定为用于读取-修改-写入操作的逻辑电平组合。第一逻辑电平组合、第二逻辑电平组合和第三逻辑电平组合可被设定为彼此不同并且可被设定为根据实施方式而不同。

刷新控制电路320可以锁存在模式寄存器写入命令mrw被使能时通过第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>输入的第一预频率信息信号至第三预频率信息信号(图8的fq_pre<1:3>)。如果在自刷新命令sref被使能时更新信号ica<k>被输入，则刷新控制电路320可以输出第一预频率信息信号至第三预频率信息信号(图8的fq_pre<1:3>)作为第一频率信息信号至第三频率信息信号fq_inf<1:3>。刷新控制电路320可以生成自刷新信号isr，其在自刷新命令sref为使能的时间点处被使能并且在结束控制信号srx为使能的时间点处被禁止。更新信号ica<k>可被设定为通过第k命令/地址信号ca<k>输入的信号。更新信号ica<k>可以根据实施方式被设定为通过第一命令/地址信号至第k命令/地址信号ca<1:k>中的任一者输入的信号。

内部命令生成电路330可以与内部时钟信号iclk同步以基于第一频率信息信号至第三频率信息信号fq_inf<1:3>设定移位量。在生成内部读取命令ird之后，内部命令生成电路330可以与内部时钟信号iclk同步而通过使写入命令wt移位由第一频率信息信号至第三频率信息信号fq_inf<1:3>设定的移位量来生成内部写入命令iwt。

操作控制电路300可以在模式寄存器写入操作期间输入更新信号ica<k>时从第一内部命令/地址信号至第k内部命令/地址信号ica<1:k>生成第一频率信息信号至第三频率信息信号fq_inf<1:3>。操作控制电路300可以在自刷新操作期间输入供应控制信号sr_apy时基于第一频率信息信号至第三频率信息信号fq_inf<1:3>调整移位量。操作控制电路300可以生成自刷新信号isr，其在自刷新操作期间基于自刷新命令sref和结束控制信号srx被使能。操作控制电路300可以通过在生成内部读取命令ird之后与内部时钟信号iclk同步地在读取-修改-写入操作期间使写入命令wt移位经调整的移位量来生成内部写入命令iwt。

核心电路400可以在读取-修改-写入操作期间基于内部读取命令ird而输出核心电路400中存储的第一读取数据至第n读取数据rdata<1:n>，并且随后基于内部写入命令iwt而存储第一写入数据至第n写入数据wdata<1:n>。核心电路400可以在读取操作期间基于内部读取命令ird而输出核心电路400中存储的第一读取数据至第n读取数据rdata<1:n>。核心电路400可以在写入操作期间基于内部写入命令iwt而存储第一写入数据至第n写入数据wdata<1:n>。核心电路400可以基于自刷新信号isr执行自刷新操作。

ecc电路500可以在读取-修改-写入操作期间从第一读取数据至第n读取数据rdata<1:n>和第一传送数据至第m传送数据td<1:m>生成第一写入数据至第n写入数据wdata<1:n>。ecc电路500可以通过在读取-修改-写入操作期间计算第一读取数据至第n读取数据rdata<1:n>中包括的比特位信号和第一传送数据至第m传送数据td<1:m>中包括的比特位信号来生成第一写入数据至第n写入数据wdata<1:n>。ecc电路500可以通过在写入操作期间纠正第一传送数据至第m传送数据td<1:m>的错误来生成第一写入数据至第n写入数据wdata<1:n>。ecc电路500可以通过在读取操作期间纠正第一读取数据至第n读取数据rdata<1:n>的错误来输出第一传送数据至第m传送数据td<1:m>。ecc电路500可以使用通用ecc电路实现，其使用纠错码(ecc)而根据第一传送数据至第m传送数据td<1:m>、第一读取数据至第n读取数据rdata<1:n>和第一写入数据至第n写入数据wdata<1:n>的比特位信号的计算结果来纠正错误。

第一传送数据至第m传送数据td<1:m>的比特位的数目“m”以及第一读取数据至第n读取数据rdata<1:n>和第一写入数据至第n写入数据wdata<1:n>的比特位的数目“n”可被设定为自然数。此外，比特位的数目“m”和比特位的数目“n”可根据实施方式被设定为彼此相等或者彼此不同。

下面将参照图3详细描述用于根据频率区间执行频率调整操作的第一频率信息信号至第三频率信息信号fq_inf<1:3>的逻辑电平。

在描述之前，频率区间意味着指示每单位时间的时钟信号clk的频率范围的区间。

当时钟信号clk的频率处于低频率区间“low”时，第一频率信息信号fq_inf<1>可被生成为具有逻辑“高(h)”电平，第二频率信息信号fq_inf<2>可被生成为具有逻辑“低(l)”电平，并且第三频率信息信号fq_inf<3>可被生成为具有逻辑“低(l)”电平。此时，时钟信号clk的频率区间可以对应于2000mbps至4000mbps的区间。

当时钟信号clk的频率处于中频率区间“middle”时，第一频率信息信号fq_inf<1>可被生成为具有逻辑“低(l)”电平，第二频率信息信号fq_inf<2>可被生成为具有逻辑“高(h)”电平，并且第三频率信息信号fq_inf<3>可被生成为具有逻辑“低(l)”电平。此时，时钟信号clk的频率区间可以对应于4000mbps至5200mbps的区间。

当时钟信号clk的频率处于高频率区间“high”时，第一频率信息信号fq_inf<1>可被生成为具有逻辑“低(l)”电平，第二频率信息信号fq_inf<2>可被生成为具有逻辑“低(l)”电平，并且第三频率信息信号fq_inf<3>可被生成为具有逻辑“高(h)”电平。此时，时钟信号clk的频率区间可以对应于5200mbps至6400mbps的区间。

图4是示出缓冲器控制电路200的配置的框图。如图4中所示，缓冲器控制电路200可以包括初始化控制电路210、延迟信号生成电路220和脉冲生成电路230。

初始化控制电路210可以生成在自刷新操作期间使能的初始化信号init和使能信号en。初始化控制电路210可以生成通过自刷新信号isr和重置信号rstb而被使能的初始化信号init和使能信号en。初始化控制电路210可以生成通过延迟信号dly而被禁止的初始化信号init和使能信号en。

延迟信号生成电路220可以生成在第一内部芯片选择信号ics<1>为使能的时间点处使能的延迟信号dly。延迟信号生成电路220可以生成基于初始化信号init和使能信号en而使能的延迟信号dly。

脉冲生成电路230可以生成供应控制信号sr_apy并且可以生成结束控制信号srx，供应控制信号sr_apy包括在自刷新信号isr被使能时由延迟信号dly创建的脉冲。脉冲生成电路230可以生成包括在自刷新操作时段期间创建的脉冲的供应控制信号sr_apy。脉冲生成电路230可以生成包括在自刷新操作时段结束之后创建的脉冲的结束控制信号srx。

图5是示出初始化控制电路210的配置的电路图。如图5中所示，初始化控制电路210可以包括初始化信号生成电路211和使能信号生成电路212。

初始化信号生成电路211可以使用反相器iv11、iv12、iv13和iv14以及nand(与非)门nand11、nand12和nand13来实现。初始化信号生成电路211可以在具有逻辑“低”电平的重置信号rstb被输入时生成被使能为具有逻辑“低”电平的初始化信号init。初始化信号生成电路211可以在具有逻辑“高”电平的延迟信号dly被输入时生成被禁止为具有逻辑“高”电平的初始化信号init。重置信号rstb可以被设定为在半导体系统1开始操作的初始化操作期间包括具有逻辑“低”电平的脉冲。

使能信号生成电路212可以使用反相器iv15、iv16和iv17，nand门nand14和nor门nor11来实现。使能信号生成电路212可以在具有逻辑“高”电平的重置信号rstb被输入并且具有逻辑“低”电平的初始化信号init被输入时生成被使能为具有逻辑“高”电平的使能信号en。使能信号生成电路212可以在具有逻辑“高”电平的自刷新信号isr被输入时生成被使能为具有逻辑“高”电平的使能信号en。使能信号生成电路212可以在具有逻辑“低”电平的自刷新信号isr被输入时生成被禁止为具有逻辑“低”电平的使能信号en。

图6是示出延迟信号生成电路220的配置的电路图。如图6中所示，延迟信号生成电路220可以包括反相器iv21、iv22、iv23和iv24，and门and21和nor门nor21。

延迟信号生成电路220可以在具有逻辑“低”电平的使能信号en被输入并且具有逻辑“高”电平的初始化信号init被输入时生成被使能为具有逻辑“高”电平的延迟信号dly。延迟信号生成电路220可以在具有逻辑“高”电平的第一内部芯片选择信号ics<1>被输入时生成被使能为具有逻辑“高”电平的延迟信号dly。

图7是示出脉冲生成电路230的配置的电路图。如图7中所示，脉冲生成电路230可以包括第一脉冲生成电路231和第二脉冲生成电路232。

第一脉冲生成电路231可以使用反相器iv31、iv32、iv33、iv34和iv35以及nand门nand31来实现。第一脉冲生成电路231可以生成包括在延迟信号dly被禁止为具有逻辑“低”电平时生成的脉冲的供应控制信号sr_apy。第一脉冲生成电路231可以生成包括在延迟信号dly被禁止为具有逻辑“低”电平时的预定时段期间生成的具有逻辑“高”电平的脉冲的供应控制信号sr_apy。

第二脉冲生成电路232可以使用反相器iv36、iv37、iv38、和iv39以及nand门nand32来实现。第二脉冲生成电路232可以生成包括在延迟信号dly被使能为具有逻辑“高”电平时生成的脉冲的结束控制信号srx。第二脉冲生成电路232可以生成包括在延迟信号dly被使能为具有逻辑“高”电平时的预定时段期间生成的具有逻辑“高”电平的脉冲的结束控制信号srx。

图8是示出刷新控制电路320的配置的电路图。如图8中所示，刷新控制电路320可以包括频率信息存储电路321、刷新信号生成电路322和频率信息信号生成电路323。

频率信息存储电路321可以在模式寄存器写入操作期间锁存第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>以生成第一预频率信息信号至第三预频率信息信号fq_pre<1:3>。频率信息存储电路321可以在模式寄存器写入命令mrw被使能时锁存第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>。频率信息存储电路321可以在模式寄存器写入命令mrw被使能时输出第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>的被锁存的信号。频率信息存储电路321可以被实现为包括多个寄存器。尽管图8示出了其中频率信息存储电路321被实现为锁存三个比特位的第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>的示例，但是频率信息存储电路321锁存的内部命令/地址信号中包括的比特位的数目以及从频率信息存储电路321输出的预频率信息信号中包括的比特位的数目可以根据实施方式而被设定为不同。

刷新信号生成电路322可以在自刷新操作期间生成在更新信号ica<k>被输入的时间点处使能的输出控制信号out_con。刷新信号生成电路322可以在自刷新命令sref和供应控制信号sr_apy被输入时生成在更新信号ica<k>被输入的时间点处使能的输出控制信号out_con。刷新信号生成电路322可以生成在自刷新操作期间使能的自刷新信号isr。刷新信号生成电路322可以生成在自刷新命令sref被输入的时间点处使能并且在结束控制信号srx被输入的时间点处禁止的自刷新信号isr。

频率信息信号生成电路323可以在输出控制信号out_con被输入的时间点处从第一预频率信息信号至第三预频率信息信号fq_pre<1:3>生成第一频率信息信号至第三频率信息信号fq_inf<1:3>。

图9是频率信息存储电路321的配置的电路图。如图9中所示，频率信息存储电路321可以使用传输门t41和反相器iv41、iv42、iv43和iv44来实现。

频率信息存储电路321可以在模式寄存器写入命令mrw被使能为具有逻辑“高”电平时接收第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>。频率信息存储电路321可以在模式寄存器写入命令mrw被使能为具有逻辑“高”电平时接收并锁存第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>。频率信息存储电路321可以通过缓冲第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>的被锁存的信号来生成第一预频率信息信号至第三预频率信息信号fq_pre<1:3>。

图10是示出刷新信号生成电路322的配置的电路图。如图10中所示，刷新信号生成电路322可以包括输出控制信号生成电路3221和锁存电路3222。

输出控制信号生成电路3221可以使用传输门t51，反相器iv51、iv52和iv53以及nand门nand51来实现。

输出控制信号生成电路3221可以在自刷新命令sref被使能为具有逻辑“高”电平时接收更新信号ica<k>。输出控制信号生成电路3221可以在自刷新命令sref被使能为具有逻辑“高”电平时接收并锁存更新信号ica<k>。输出控制信号生成电路3221可以在供应控制信号sr_apy被使能为具有逻辑“高”电平时通过缓冲更新信号ica<k>的被锁存的信号来生成输出控制信号out_con。

锁存电路3222可以使用反相器iv54、iv55和iv56以及nand门nand52和nand53来实现。

锁存电路3222可以在具有逻辑“高”电平的自刷新命令sref被输入时生成被使能为具有逻辑“高”电平的自刷新信号isr。锁存电路3222可以在具有逻辑“高”电平的结束控制信号srx被输入时生成被禁止为具有逻辑“低”电平的自刷新信号isr。

图11是示出频率信息信号生成电路323的配置的电路图。如图11中所示，频率信息信号生成电路323可以使用传输门t61以及反相器iv61、iv62、iv63和iv64来实现。

频率信息信号生成电路323可以在输出控制信号out_con被使能为具有逻辑“高”电平时接收第一预频率信息信号至第三预频率信息信号fq_pre<1:3>。频率信息信号生成电路323可以在输出控制信号out_con被使能为具有逻辑“高”电平时接收并锁存第一预频率信息信号至第三预频率信息信号fq_pre<1:3>。频率信息信号生成电路323可以通过缓冲第一预频率信息信号至第三预频率信息信号fq_pre<1:3>的被锁存的信号来生成第一频率信息信号至第三频率信息信号fq_inf<1:3>。尽管频率信息信号生成电路323被示出为一个电路，但是频率信息信号生成电路323可被配置成包括与第一频率信息信号至第三频率信息信号fq_inf<1:3>中包括的比特位数目对应的三个电路。

图12示出了内部命令生成电路330的配置。如图12中所示，内部命令生成电路330可以包括移位电路331和选择/传送电路332。

移位电路331可以使用触发器ff71、ff72、ff73、ff74、ff75和ff76来实现。触发器ff71可以通过与内部时钟信号iclk同步地使写入命令wt移位来生成第一传送信号ts<1>。触发器ff72可以通过与内部时钟信号iclk同步地使第一传送信号ts<1>移位来生成第二传送信号ts<2>。触发器ff73可以通过与内部时钟信号iclk同步地使第二传送信号ts<2>移位来生成第三传送信号ts<3>。触发器ff74可以通过与内部时钟信号iclk同步地使第三传送信号ts<3>移位来生成第四传送信号ts<4>。触发器ff75可以通过与内部时钟信号iclk同步地使第四传送信号ts<4>移位来生成第五传送信号ts<5>。触发器ff76可以通过与内部时钟信号iclk同步地使第五传送信号ts<5>移位来生成内部写入命令iwt。触发器ff71、ff72、ff73、ff74、ff75和ff76中的每个可以使输入信号移位内部时钟信号iclk的一个周期以生成并输出经移位的信号作为输出信号。

移位电路331可以通过使写入命令wt移位内部时钟信号iclk的六个周期来生成内部写入命令iwt。尽管移位电路331包括六个触发器使写入命令wt移位内部时钟信号iclk的六个周期，但是移位电路中包括的触发器的数目可以根据实施方式而被设定为不同，以适当地调整用于使写入命令wt移位的移位量。

选择/传送电路332可以使用复用器mux71来实现。当第一频率信息信号fq_inf<1>被使能为具有逻辑“高”电平时，选择/传送电路332可以输出第四传送信号ts<4>作为内部读取命令ird。当第二频率信息信号fq_inf<2>被使能为具有逻辑“高”电平时，选择/传送电路332可以输出第三传送信号ts<3>作为内部读取命令ird。当第三频率信息信号fq_inf<3>被使能为具有逻辑“高”电平时，选择/传送电路332可以输出第二传送信号ts<2>作为内部读取命令ird。

选择/传送电路332可以基于第一频率信息信号至第三频率信息信号fq_inf<1:3>输出第二传送信号至第四传送信号ts<2:4>中的任一者作为内部读取命令ird。当第一频率信息信号fq_inf<1>被使能时，选择/传送电路332可以从通过将写入命令wt移位内部时钟信号iclk的四个周期而获得的第四传送信号ts<4>生成内部读取命令ird。当第二频率信息信号fq_inf<2>被使能时，选择/传送电路332可以从通过将写入命令wt移位内部时钟信号iclk的三个周期而获得的第三传送信号ts<3>生成内部读取命令ird。当第三频率信息信号fq_inf<3>被使能时，选择/传送电路332可以从通过将写入命令wt移位内部时钟信号iclk的两个周期而获得的第二传送信号ts<2>生成内部读取命令ird。

下面将参照图13结合时钟信号clk的频率在低频率区间“low”的情况来描述在模式寄存器写入操作和自刷新操作期间的根据本公开的一个实施方式的半导体系统的频率调整操作。

在时间点“t1”处，控制器10可以向半导体器件20传送时钟信号clk、具有逻辑“高”电平的芯片选择信号cs、具有第一逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>、以及第六命令/地址信号至第八命令/地址信号ca<6:8>。具有第一逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>可被设定为具有用于执行模式寄存器写入操作的逻辑电平。第六命令/地址信号至第八命令/地址信号ca<6:8>可被设定为包括用于频率调整操作的频率信息。

第二缓冲器120可以缓冲芯片选择信号cs以生成第二内部芯片选择信号ics<2>。此时，第一缓冲器110可以被去激活(inactivate)。

第三缓冲器130可以缓冲第一命令/地址信号至第八命令/地址信号ca<1:8>以生成第一内部命令/地址信号至第八内部命令/地址信号ica<1:8>。

第四缓冲器140可以缓冲时钟信号clk以生成内部时钟信号iclk。

在时间点“t2”处，命令解码器310可以与内部时钟信号iclk同步以生成模式寄存器写入命令mrw，模式寄存器写入命令mrw基于具有逻辑“高”电平的第二内部芯片选择信号ics<2>和具有第一逻辑电平组合的第一内部命令/地址信号至第五内部命令/地址信号ica<1:5>而被使能为具有逻辑“高”电平。

频率信息存储电路321可以接收具有逻辑“高”电平的模式寄存器写入命令mrw以从第六内部命令/地址信号至第八内部命令/地址信号ica<6:8>生成具有逻辑“高”电平的第一预频率信息信号fq_pre<1>、具有逻辑“低”电平的第二预频率信息信号fq_pre<2>和具有逻辑“低”电平的第三预频率信息信号fq_pre<3>。

在时间点“t3”处，控制器10可以向半导体器件20传送时钟信号clk、具有逻辑“高”电平的芯片选择信号cs、具有第二逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>以及具有逻辑“高”电平的第k命令/地址信号ca<k>。具有第二逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>可被设定为具有用于执行自刷新操作的逻辑电平。第k命令/地址信号ca<k>可被设定为更新信号。

第一缓冲器110可以缓冲芯片选择信号cs以生成第一内部芯片选择信号ics<1>。此时，第二缓冲器120可以被去激活。

第三缓冲器130可以缓冲第一命令/地址信号至第五命令/地址信号ca<1:5>以生成第一内部命令/地址信号至第五内部命令/地址信号ica<1:5>，并且可以缓冲第k命令/地址信号ca<k>以生成具有逻辑“高”电平的第k内部命令/地址信号ica<k>。

第四缓冲器140可以缓冲时钟信号clk以生成内部时钟信号iclk。

在时间点“t4”处，命令解码器310可以与内部时钟信号iclk同步以生成自刷新命令sref，自刷新命令sref基于具有逻辑“高”电平的第一内部芯片选择信号ics<1>和具有第二逻辑电平组合的第一内部命令/地址信号至第五内部命令/地址信号ica<1:5>而被使能为具有逻辑“高”电平。

刷新信号生成电路322可以基于具有逻辑“高”电平的更新信号ica<k>而生成被使能为具有逻辑“高”电平的输出控制信号out_con。刷新信号生成电路322可以基于具有逻辑“高”电平的自刷新命令sref而生成被使能为具有逻辑“高”电平的自刷新信号isr。

脉冲生成电路230可以基于具有逻辑“高”电平的自刷新信号isr生成具有逻辑“高”电平的供应控制信号sr_apy。

刷新信号生成电路322可以基于具有逻辑“高”电平的自刷新命令sref、具有逻辑“高”电平的供应控制信号sr_apy和具有逻辑“高”电平的第k内部命令/地址信号ica<k>生成被使能为具有逻辑“高”电平的输出控制信号out_con。

基于具有逻辑“高”电平的输出控制信号out_con，频率信息信号生成电路323可以从第一预频率信息信号fq_pre<1>生成具有逻辑“高”电平的第一频率信息信号fq_inf<1>，可以从第二预频率信息信号fq_pre<2>生成具有逻辑“低”电平的第二频率信息信号fq_inf<2>，并且可以从第三预频率信息信号fq_pre<3>生成具有逻辑“低”电平的第三频率信息信号fq_inf<3>。

在时间点“t5”处，延迟信号生成电路220可以基于在时间点“t3”处生成的具有逻辑“高”电平的第一内部芯片选择信号ics<1>生成被使能为具有逻辑“高”电平的延迟信号dly。

在时间点“t6”处，脉冲生成电路230可以基于在时间点“t5”处生成的具有逻辑“高”电平的延迟信号dly以及具有逻辑“高”电平的自刷新信号isr生成具有逻辑“高”电平的结束控制信号srx。

在时间点“t7”处，刷新信号生成电路322可以基于具有逻辑“高”电平的结束控制信号srx生成被禁止为具有逻辑“低”电平的自刷新信号isr。

在时间点“t8”处，脉冲生成电路230可以基于具有逻辑“低”电平的自刷新信号isr生成具有逻辑“低”电平的结束控制信号srx。

如上文所述，根据一个实施方式的半导体器件可以在模式寄存器写入操作期间更新关于频率区间的信息并且可以在自刷新操作期间根据频率区间生成用于执行频率调整操作的频率信息信号。

下面将参照图14结合时钟信号clk的频率在低频率区间“low”的情况来描述根据本公开的一个实施方式的半导体系统的读取-修改-写入操作。

在时间点“t9”处，控制器10可以向半导体器件20传送时钟信号clk、具有逻辑“高”电平的芯片选择信号cs和具有第三逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>。控制器10可以向半导体器件20传送数据data<1:m>。

具有第三逻辑电平组合的第一命令/地址信号至第五命令/地址信号ca<1:5>可被设定为具有用于执行读取-修改-写入操作的逻辑电平。

第二缓冲器120可以缓冲芯片选择信号cs以生成第二内部芯片选择信号ics<2>。此时，第一缓冲器110可以被去激活。

第三缓冲器130可以缓冲第一命令/地址信号至第五命令/地址信号ca<1:5>以生成第一内部命令/地址信号至第五内部命令/地址信号ica<1:5>。

第四缓冲器140可以缓冲时钟信号clk以生成内部时钟信号iclk。

第五缓冲器150可以缓冲数据data<1:m>以生成传送数据td<1:m>。

在时间点“t10”处，命令解码器310可以与内部时钟信号iclk同步以生成写入命令wt，写入命令wt基于具有逻辑“高”电平的第二内部芯片选择信号ics<2>和具有第三逻辑电平组合的第一内部命令/地址信号至第五内部命令/地址信号ica<1:5>而被使能为具有逻辑“高”电平。

在时间点“t11”处，移位电路331的触发器ff71可以与内部时钟信号iclk同步以通过使在时间点“t10”处生成的写入命令wt移位来生成第一传送信号ts<1>。

在时间点“t12”处，移位电路331的触发器ff72可以与内部时钟信号iclk同步以通过使在时间点“t11”处生成的第一传送信号ts<1>移位来生成第二传送信号ts<2>。

在时间点“t13”处，移位电路331的触发器ff73可以与内部时钟信号iclk同步以通过使在时间点“t12”处生成的第二传送信号ts<2>移位来生成第三传送信号ts<3>。

在时间点“t14”处，移位电路331的触发器ff74可以与内部时钟信号iclk同步以通过使在时间点“t13”处生成的第三传送信号ts<3>移位来生成第四传送信号ts<4>。

选择/传送电路332可以基于具有逻辑“高”电平的第一频率信息信号fq_inf<1>输出第四传送信号ts<4>作为内部读取命令ird。

核心电路400可以基于内部读取命令ird输出第一读取数据至第n读取数据rdata<1:n>。

ecc电路500可以通过计算第一读取数据至第n读取数据rdata<1:n>和在时间点“t9”处生成的第一传送数据至第m传送数据td<1:m>来生成第一写入数据至第n写入数据wdata<1:n>。

在时间点“t15”处，移位电路331的触发器ff75可以与内部时钟信号iclk同步以通过使在时间点“t14”处生成的第四传送信号ts<4>移位来生成第五传送信号ts<5>。

在时间点“t16”处，移位电路331的触发器ff76可以与内部时钟信号iclk同步以通过使在时间点“t15”处生成的第五传送信号ts<5>移位来生成内部写入命令iwt。

核心电路400可以基于内部写入命令iwt存储第一写入数据至第n写入数据wdata<1:n>。

如上文所述，通过基于在写入操作期间更新的频率信息而在读取-修改-写入操作期间调整用于生成内部读取命令的移位量，根据本公开的一个实施方式的半导体器件在频率区间改变的情况下仍可以执行稳定的读取-修改-写入操作。

图15是示出根据本公开的一个实施方式的电子系统1000的配置的框图。如图15中所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议彼此传送信号。用于主机1100和半导体系统1200之间的通信的接口协议可以包括各种接口协议中的任一者，诸如多媒体卡(mmc)、增强小型器件接口(esdi)、集成驱动电子器件(ide)、外围部件快速互连(pci-e)、增强技术附连(ata)、串行ata(sata)、并行ata(pata)、串行附连scsi(sas)和通用串行总线(usb)。

半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)执行模式寄存器写入操作、自刷新操作和读取-修改-写入操作。半导体器件1400(k:1)中的每个可以在模式寄存器写入操作期间根据频率区间接收关于频率的信息。半导体器件1400(k:1)中的每个可以在自刷新操作期间更新频率信息。半导体器件1400(k:1)中的每个可以在读取-修改-写入操作期间根据更新的频率信息调整用于生成内部读取命令ird的移位量，并且可以执行基于内部读取命令ird和内部写入命令iwt执行读取-修改-写入操作。因此，尽管频率区间改变，仍可以稳定地执行读取-修改-写入操作。

控制器1300可以使用图1中所示的控制器10来实现。半导体器件1400(k:1)中的每个可以使用图1中所示的半导体器件20来实现。在一些实施方式中，半导体器件1400(k:1)中的每个可以使用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻随机存取存储器(rram)、磁随机存取存储器(mram)和铁电随机存取存储器(fram)中的任一者来实现。