存储器装置、存储器模块和存储器装置的操作方法与流程

相关申请的交叉引用

本申请要求于2020年1月13日在韩国知识产权局提交的韩国专利申请no.10-2020-0004421的优先权，该申请的公开内容以引用方式全文并入本文中。

本发明构思的实施例涉及半导体装置，更具体地说，涉及具有提高的速度的存储器装置、存储器模块和存储器装置的操作方法。

背景技术：

存储器装置用于存储数据。允许对任何存储器空间进行随机访问的存储器装置可以被称作“随机存取”存储器装置，或者仅称作随机存取存储器。随机存取存储器的操作速度可以比其它存储器更高。因此，在计算装置中，随机存取存储器可以用作由中央处理单元(cpu)直接访问的主要存储器。

在计算装置中，中央处理单元与随机存取存储器之间的通信速度可能成为瓶颈。中央处理单元与随机存取存储器之间的通信速度可能低于中央处理单元的计算速度和随机存取存储器的操作速度。为了解决这个问题，已经尝试将原本将由中央处理单元执行的计算的一部分委托给随机存取存储器。

为cpu执行一些计算的随机存取存储器可被称作“存储器中的处理器(pim)”或者“存储器中的功能(fim)”。因为随机存取存储器为cpu执行一些计算，中央处理单元与随机存取存储器之间的通信可以减少，并且因此，可以改进和/或减少瓶颈。

技术实现要素：

本发明构思的实施例提供了包括支持嵌入式计算功能的操作模式的存储器装置、存储器模块以及存储器装置的操作方法。

根据示例实施例，一种存储器装置包括：存储器单元阵列，其包括多个存储体，每个存储体包括连接至多条字线的多个存储器单元；以及行解码器块，其连接至所述多个存储体。在第一操作模式下，所述行解码器块接收第一行地址和第一存储体地址连同激活命令，并且激活所述多个存储体中的由所述第一存储体地址选择的存储体的所述多条字线中的由所述第一行地址选择的第一字线。在第二操作模式下，所述行解码器块接收第二行地址和第二存储体地址连同所述激活命令，并且激活所述多个存储体中的至少两个存储体中的每一个存储体的所述多条字线中的由所述第二行地址选择的第二字线。

根据示例实施例，一种存储器装置的操作方法，所述存储器装置包括存储器单元阵列，所述存储器单元阵列包括多个存储体，每个存储体包括连接至多条字线的多个存储器单元，所述方法包括：在第一操作模式下，激活所述多个存储体中的一个存储体，并且访问被激活的所述存储体；以及在第二操作模式下，激活所述多个存储体中的至少两个存储体作为一个虚拟存储体，并且访问被激活的所述虚拟存储体。

根据示例实施例，一种存储器模块包括：多个存储器装置；以及驱动器，其从外部主机装置接收命令和地址，并且将所述命令和所述地址传送至所述多个存储器装置。所述多个存储器装置中的每一个包括：存储器单元阵列，其包括多个存储体，每个存储体包括连接至多条字线的多个存储器单元；以及行解码器块，其连接至所述多个存储体。在第一操作模式下，所述行解码器块接收作为地址的第一行地址和第一存储体地址连同激活命令，并且激活所述多个存储体中的由第一存储体地址选择的存储体的所述多条字线中的由所述第一行地址选择的第一字线。在第二操作模式中，所述行解码器块接收作为地址的第二行地址和第二存储体地址连同所述激活命令，并且激活所述多个存储体中的至少两个存储体中的每一个存储体的所述多条字线中的由所述第二行地址选择的第二字线。

附图说明

通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它目的和特征将变得清楚。

图1示出了根据本发明构思的实施例的存储器装置；

图2示出了根据本发明构思的实施例的存储器装置的操作方法的示例；

图3示出了根据本发明构思的实施例的激活在第一操作模式下选择的存储体的字线的示例；

图4示出了根据本发明构思的实施例的激活在第二操作模式下选择的存储体的字线的示例；

图5示出了根据本发明构思的实施例的在第二操作模式下访问存储体的示例；

图6示出了根据本发明构思的实施例的在第二操作模式下访问存储体的示例；

图7示出了根据本发明构思的实施例的存储器装置在第二操作模式下生成内部地址的示例；

图8示出了根据本发明构思的实施例的按照第一规则生成内部地址的示例；

图9示出了根据本发明构思的实施例的按照第二规则生成内部地址的示例；

图10示出了根据本发明构思的实施例的按照第三规则生成内部地址的示例；

图11示出了根据本发明构思的实施例的在第二操作模式下禁止对一些页的访问的示例；

图12示出了根据本发明构思的实施例的虚拟存储体中包括的存储体数量变化的示例；

图13示出了根据本发明构思的实施例的存储器模块。

具体实施方式

下面，可以详细和清楚地描述本发明构思的实施例，使得本领域普通技术人员之一可以实施本发明构思的实施例。

图1示出了根据本发明构思的实施例的存储器装置100。存储器装置100可以是(但不限于)动态随机存取存储器(dram)。存储器装置100可以是各种随机存取存储器(诸如，静态随机存取存储器(sram)、磁性ram(mram)、相变ram(pram)、铁电ram(fram)和电阻ram(rram))之一。

参照图1，存储器装置100可包括第一存储体组110、第二存储体组120、第一解码器块130、第二解码器块140、第一访问块150、第二访问块160、选通块170、缓冲块180、存储器中的功能(fim)逻辑块190和控制逻辑块195。

第一存储体组110和第二存储体组120中的每一个可包括两个或更多个存储体(bank)。第一存储体组110可包括第一存储体bank1和第二存储体bank2，并且第二存储体组120可包括第三存储体bank3和第四存储体bank4。

第一存储体bank1至第四存储体bank4中的每一个可包括连接至多条字线wl的多个存储器单元。多条字线wl中的每一条可以连接至多个存储器单元。连接至一条字线wl的存储器单元可以对应于两页或更多页。

页可以是主机装置(例如，中央处理单元(cpu))访问存储器装置100的单位。一页可以对应于多个存储器单元。页的大小可以与输入和输出存储器装置100的数据的单位的大小不同。

外部主机装置可以以页为单位向存储器装置100请求写操作或读操作。根据外部主机装置的请求，存储器装置100可以以页为单位从存储器单元连续地读数据，或者可以以页为单位将数据连续地写入存储器单元。

第一解码器块130可以在控制逻辑块195的控制下操作。第一解码器块130可包括第一字线解码器块131和第二字线解码器块132。当将第一存储体bank1选为访问目标时，第一字线解码器块131可以激活连接至第一存储体bank1的字线wl中的被选为访问目标的字线。例如，第一字线解码器块131可以将选择电压施加至选择的字线。

当将第二存储体bank2选为访问目标时，第二字线解码器块132可以激活连接至第二存储体bank2的字线wl中的被选为访问目标的字线。

第二解码器块140可以在控制逻辑块195的控制下操作。第二解码器块140可包括第三字线解码器块141和第四字线解码器块142。当将第三存储体bank3选为访问目标时，第三字线解码器块141可以激活连接至第三存储体bank3的字线wl中的被选为访问目标的字线。

当将第四存储体bank4选为访问目标时，第四字线解码器块142可以激活连接至第四存储体bank4的字线wl中的被选为访问目标的字线。

第一访问块150可以在控制逻辑块195的控制下操作。第一访问块150可包括第一位线访问块151和第二位线访问块152。第一位线访问块151可以通过位线bl连接至第一存储体bank1。第一位线访问块151可包括用于将数据写入连接至被激活的字线的存储器单元的写驱动器，以及用于从连接至被激活的字线的存储器单元读数据的读出放大器。

第二位线访问块152可以通过位线bl连接至第三存储体bank3。第二位线访问块152可包括写驱动器和读出放大器。

第二访问块160可以在控制逻辑块195的控制下操作。第二访问块160可包括第三位线访问块161和第四位线访问块162。第三位线访问块161可以通过位线bl连接至第二存储体bank2。第三位线访问块161可包括写驱动器和读出放大器。

第四位线访问块162可以通过位线bl连接至第四存储体bank4。第四位线访问块162可包括写驱动器和读出放大器。

选通块170可以在控制逻辑块195的控制下操作。选通块170可以控制第一访问块150、第二访问块160、缓冲块180和fim逻辑块190之间的连接。例如，在第一操作模式下，选通块170可以将连接至缓冲块180的第一线l1与第一位线访问块至第四位线访问块151、152、161和162中的一个连接。

将选通块170与第一位线访问块至第四位线访问块151、152、161和162中的一个连接的线的数量可以大于第一线l1的数量。选通块170可以选择将选通块170与第一位线访问块至第四位线访问块151、152、161和162中的一个连接的线中的一些，并且可以将选择的线与第一线l1连接。

在第二操作模式下，选通块170可以将第二线l2与第一位线访问块至第四位线访问块151、152、161和162中的至少两个电连接。例如，第二线l2的数量可以大于第一线l1的数量。因此，fim逻辑块190可以使用比存储器装置100与外部装置通信的带宽更高的带宽。

第二线l2的数量可以等于、小于或者大于将选通块170与第一位线访问块至第四位线访问块151、152、161和162中的至少一个连接的线的数量。在一些实施例中，第二线l2的数量可以等于或者小于将选通块170与第一位线访问块至第四位线访问块151、152、161和162连接的线的数量。

缓冲块180可以在控制逻辑块195的控制下操作。缓冲块180可以通过第一线l1连接至选通块170。缓冲块180可以与外部主机装置交换数据。

fim逻辑块190可以在控制逻辑块195的控制下操作。fim逻辑块190可以对从选通块170接收的数据执行计算。例如，计算可包括加、乘、减等。fim逻辑块190可以将计算结果通过选通块170传送至缓冲块180或者直接传送至缓冲块180。

控制逻辑块195可以控制存储器装置100的组件的操作。控制逻辑块195可以从外部主机装置接收命令cmd、地址addr和控制信号cs。控制逻辑块195可以控制存储器装置100的组件，使得在地址addr指示的存储器单元上执行由命令cmd请求的操作。

控制逻辑块195可包括激活模式控制块196。激活模式控制块196可以调整第一解码器块130和第二解码器块140激活第一存储体bank1至第四存储体bank4的行(例如，字线wl)的方式。

在第一操作模式下，存储器装置100可以从第一存储体bank1至第四存储体bank4中选择由地址addr(例如，存储体地址)指示的存储体，并且可以激活选择的存储体的字线wl中的由地址addr(例如，行地址)选择的字线wl。

fim逻辑块190可以根据外部主机装置的请求执行各种计算。可以由外部主机装置将用于计算的数据存储在第一存储体bank1至第四存储体bank4中。作为由外部主机装置请求的计算，存储器装置100可以从第一存储体bank1至第四存储体bank4读数据，并且fim逻辑块190可以通过使用读取的数据执行计算。

通常，用于计算的数据的大小大于连接至一个存储体的一条字线的存储器单元的存储容量。也就是说，当响应于外部主机装置的计算请求连续地读取用于计算的数据时，必须激活至少两行。这可能导致fim逻辑块190的操作速度降低。

激活模式控制块196可以支持用于使fim逻辑块190的计算加速的第二操作模式。根据外部主机装置的请求，激活模式控制块196可以在第一操作模式与第二操作模式之间切换。因此，存储器装置100可以支持针对正常访问操作和计算操作优化的不同的操作模式。

图2示出了根据本发明构思的实施例的存储器装置100的操作方法的示例。参照图1和图2，在操作s110中，存储器装置100可以进入第一操作模式。在操作s120中，控制逻辑块195可以接收激活命令。在操作s130中，存储器装置100可以响应于激活命令激活选择的存储体的字线。操作s110至操作s130可以是第一操作模式，其也可被称作正常存储体模式。

图3示出了激活在第一操作模式下选择的存储体的字线的示例。参照图1、图2和图3，在实施例中，将第一存储体bank1的第三行(或者字线wl)示出(即，被点填充)为被激活。图3所示的填充有点的四边形中的每一个可包括连接至同一字线的多个存储器单元，并且可以对应于一页。

返回图1和图2，在操作s140中，存储器装置100可以进入第二操作模式。在操作s150中，控制逻辑块195可以接收激活命令。在操作s160中，存储器装置100可以响应于激活命令激活至少两个存储体的字线。操作s140至操作s160可以是第二操作模式，其也可以被称作虚拟存储体模式。

图4中示出了激活在第二操作模式下选择的存储体的字线的示例。参照图1、图2和图4，在实施例中，将第一存储体bank1至第四存储体bank4的第三行(或者字线wl)示出(即，被点填充)为被激活。图4所示的填充有点的四边形中的每一个可包括连接至同一字线的多个存储器单元，并且可以对应于一页。

在第二操作模式下，因为两个或更多个存储体的字线一起被激活，所以该两个或更多个存储体可以被解释为形成一个虚拟存储体。因此，第二操作模式可以被称作“虚拟存储体模式”。

图5示出了在第一操作模式下访问存储体的示例。参照图1、图2、图3和图5，示出了命令cmd、地址addr和数据“data”。地址addr可包括存储体组地址bg、存储体地址ba和其余地址rma。

存储器装置100可以接收第一存储体组地址bg1、第一存储体地址ba1和行地址ra连同第一激活命令act。存储器装置100可以基于第一存储体组地址bg1和第一存储体地址ba1选择存储体并且可以激活选择的存储体的字线中的由行地址ra选择的字线。然后，可以执行对同一存储体中的同一行的访问，而不用单独激活。

然后，存储器装置100可以接收读命令read、第一存储体组地址bg1、第一存储体地址ba1和列地址ca。存储器装置100可以对被激活的行中的存储器单元中的由列地址ca选择的存储器单元执行读操作。存储器装置100可以将读取的数据“data”输出至外部主机装置。

第二激活命令act可以连同第一存储体组地址bg1、第二存储体地址ba2和行地址ra被接收。存储器装置100可以基于第一存储体组地址bg1和第二存储体地址ba2选择存储体，并且可以激活选择的存储体的字线中的由行地址ra选择的字线。

然后，存储器装置100可以接收读命令read、第一存储体组地址bg1、第二存储体地址ba2和列地址ca。存储器装置100可以对被激活的行中的存储器单元中的由列地址ca选择的存储器单元执行读操作。存储器装置100可以将读取的数据“data”输出至外部主机装置。

图6示出了在第二操作模式下访问存储体的示例。参照图1、图2、图3和图6，示出了命令cmd、地址addr和数据“data”。地址addr可包括存储体组地址bg、存储体地址ba和其余地址rma。

存储器装置100可以接收第一存储体组地址bg1、第一存储体地址ba1和行地址ra连同第一激活命令act。因为四个存储体形成一个虚拟存储体，所以存储器装置100可以激活由行地址ra选择的第一存储体bank1至第四存储体bank4的字线。然后，可以执行对第一存储体bank1至第四存储体bank4的同一行的访问，而不用单独激活。

然后，存储器装置100可以接收读命令read、第一存储体组地址bg1、第一存储体地址ba1和列地址ca。存储器装置100可以对(例如，第一存储体bank1至第四存储体bank4中的每一个中的)被激活的行中的存储器单元中的由列地址ca选择的存储器单元执行读操作。存储器装置100可以将读取的数据“data”输出至fim逻辑块190。

然后，存储器装置100可以接收读命令read、第一存储体组地址bg1、第二存储体地址ba2和列地址ca。存储器装置100可以对(例如，第一存储体bank1至第四存储体bank4中的每一个中的)被激活的行中的存储器单元中的由列地址ca选择的存储器单元执行读操作。存储器装置100可以将读取的数据“data”输出至fim逻辑块190。

因为不将激活命令act用于访问不同的存储体，所以可以提高fim逻辑块190的计算速度。外部主机装置可以在形成虚拟存储体的存储体的行中的与同一地址相对应的行中存储将要通过使用fim逻辑块190被计算的数据，因此，可以加速fim逻辑块190的计算。

在实施例中，使得数据被传送至fim逻辑块190的读命令read或者地址addr可以与使得数据被传送至外部主机装置的读命令read或者地址addr不同。存储器装置100可以基于读命令read和/或地址addr确定是否将数据传送至fim逻辑块190或者外部主机装置。

在实施例中，在第二操作模式下，存储器装置100可以基于存储体组地址bg、存储体地址ba和列地址ca执行读操作或写操作。存储体组地址bg和存储体地址ba可以被解释为被用作经过扩展的列地址，该经过扩展的列地址用于识别虚拟存储体的被激活的行处的存储器单元的位置。

在实施例中，为了防止诸如撞击的应力，由同一行地址激活的第一存储体bank1至第四存储体bank4的行的位置可以不同。本发明构思的技术思想不限于在第二操作模式下在至少两个存储体中激活同一位置的行的示例。本发明构思的技术思想可以被解释为，在第二操作模式下在至少两个存储体中激活对应于同一行地址的行。

在实施例中，可以根据在激活命令act之前是否存在给定的信号的触发来确定第一操作模式和第二操作模式。在在激活命令act之前未触发和/或未接收到给定的信号的情况下，可以确定相应的激活命令act和该相应的激活命令act之后的访问命令属于第一操作模式。在在激活命令act之前触发了和/或接收到给定的信号的情况下，可以确定相应的激活命令act和该相应的激活命令act之后的访问命令属于第二操作模式。

当按照给定的模式至少触发一次给定的信号时，可以确定给定的信号的触发。在一些实施例中，可以确定给定的信号是否具有预定值。给定的信号可以是形成地址addr的信号中的至少一个。给定的信号可以是地址addr中的与激活命令act相关联的信号中的至少一个。给定的信号可包括存储体组地址bg、存储体地址ba和其余地址rma的信号中的至少一个。

在实施例中，描述了数据通过读命令被传送至fim逻辑块190的示例。然而，数据可以基于虚拟存储体通过写命令被写入第一存储体bank1至第四存储体bank4。

例如，当外部主机装置写入将用于fim逻辑块190的计算的数据时，可以使用虚拟存储体。激活模式控制块196还可以支持第三操作模式。在第三操作模式下，至少两个存储体可以形成虚拟存储体，并且选通块170可以将连接至缓冲块180的第一线l1与连接至第一存储体bank1至第四存储体bank4的线连接。

外部主机装置可以在包括至少两个存储体的虚拟存储体的行处写入数据，而不需要除了第一激活命令act之外的单独的激活命令。因此，数据写入速度可以提高。

图7示出了根据本发明构思的实施例的存储器装置100在第二操作模式下生成内部地址的示例。参照图1、图2和图7，在操作s210中，存储器装置100可以接收命令和地址。命令可以是读命令或写命令。在第二操作模式下，可以仅允许一种命令(读命令或写命令)，并且不可允许读命令和写命令的组合。

在操作s220中，存储器装置100可以生成用于访问页的内部地址。例如，存储器装置100可以按照给定的规则生成内部地址，而不管在操作s210中接收到的地址。

图8示出了根据本发明构思的实施例的按照第一规则生成内部地址的示例。参照图1和图8，可以选择第一存储体bank1，并且可以顺序地访问第一存储体bank1的页(例如，页1至页8)。然后，可以选择第二存储体bank2，并且可以顺序地访问第二存储体bank2的页(例如，页9至页16)。

然后，可以选择第三存储体bank3，并且可以顺序地访问第三存储体bank3的页(例如，页17至页24)。然后，可以选择第四存储体bank4，并且可以顺序地访问第四存储体bank4的页(例如，页25至页32)。也就是说，存储器装置100可以按照顺序地扫描第一存储体bank1至第四存储体bank4的页的方式生成内部地址。

图9示出了根据本发明构思的实施例的其中第二规则生成内部地址的示例。参照图1和图9，可以选择第一存储体bank1和第三存储体bank3，并且可以交替地和顺序地访问第一存储体bank1和第三存储体bank3的页(例如，页1至页16)。然后，可以选择第二存储体bank2和第四存储体bank4，并且可以交替地和顺序地访问第二存储体bank2和第四存储体bank4的页(例如，页17至页32)。

也就是说，存储器装置100可以生成内部地址，使得交替地访问属于不同存储体组的页。交替地访问不同的存储体组的速度比访问同一存储体组的速度更高。因此，可以提高存储器装置100在第二操作模式下的速度。

图10示出了根据本发明构思的实施例的按照第三规则生成内部地址的示例。参照图1和图10，在操作s310中，存储器装置100可以接收列地址ca和存储体地址ba。外部主机装置可以将一个存储体地址分配至第二操作模式下的虚拟存储体。因此，从外部主机装置接收的存储体地址可以固定(例如，为“ba1”)。

在操作s320中，存储器装置100可以确定列地址ca和存储体地址ba的页是否被访问过。当列地址ca和存储体地址ba的页未被访问过时，在操作s330中，存储器装置100可以访问列地址ca和存储体地址ba的页。

当列地址ca和存储体地址ba的页被访问过时，在操作s340中，存储器装置100可以访问列地址ca和还未被访问的实际存储体地址ba(而不是虚拟存储体的存储体地址)的页。

例如，存储器装置100可包括计数器。当从外部主机装置请求对特定列地址ca和特定存储体地址ba(例如，虚拟存储体的存储体地址)的访问时，存储器装置100可以增加计数。存储器装置100可以使用计数作为实际存储体地址ba。

图11示出了根据本发明构思的实施例的在第二操作模式下禁止对一些页的访问的示例。参照图1和图11，可以激活第一存储体bank1至第四存储体bank4的第三行。在被激活的行中的每一个中，可以允许对页的第一半的访问，并且可以禁止对该页的第二半的访问。

例如，存储器装置100可以生成仅与所述行的页的一半相关联的内部地址。可以由外部主机装置设置在第二操作模式下禁止访问的页的数量或比率。

图12示出了根据本发明构思的实施例的虚拟存储体中包括的存储体的数量变化的示例。参照图1和图12，存储器装置100可以激活第一存储体bank1至第四存储体bank4中的三个存储体(例如，第一存储体bank1至第三存储体bank3)的行。可以由外部主机装置设置虚拟存储体中包括的存储体的数量。

外部主机装置可以基于存储将要由fim逻辑块190计算的数据的存储体来调整将要被包括在虚拟存储体中的存储体的数量。由于不激活第四存储体bank4，存储器装置100的功耗可以减少。在实施例中，存储器装置100可以基于在激活命令act之前接收的信号来识别将要被包括在虚拟存储体中的存储体的数量。

图13示出了根据本发明构思的实施例的存储器模块200。参照图13，存储器模块200可包括存储器装置210、缓冲器220、时钟驱动器230以及功率管理集成电路(pmic)240。

存储器装置210中的每一个可包括参照图1至图12描述的存储器装置100。存储器装置210中的每一个可以支持激活一个存储体的行的第一操作模式，以及两个或更多个存储体形成虚拟存储体并且激活该虚拟存储体的行的第二操作模式。存储器装置210中的每一个可包括用于在第二操作模式下执行给定计算的fim逻辑块。

缓冲器220可以在外部主机装置与存储器装置210之间交换数据“data”。缓冲器220可以在时钟驱动器230的控制下操作。

时钟驱动器230可以从外部主机装置接收命令cmd、地址addr和控制信号cs。时钟驱动器230可以将命令cmd、地址addr和控制信号cs传送至存储器装置210。

pmic240可以从外部主机装置接收第一电压v1。pmic240可以根据第一电压v1生成第二电压v2。pmic240可以将第二电压v2供应至存储器装置210、缓冲器220和时钟驱动器230。在实施例中，pmic240可以是可选的，并且可以省略。

在实施例中，存储器模块200可以基于负载降低双列直插式存储器模块(lrdimm)。当去除缓冲器220并且将存储器装置210修改为与外部主机装置直接交换数据时，存储器模块200可以基于注册的双列直插式存储器模块(rdimm)。

当去除时钟驱动器230并且将存储器装置210修改为直接从外部主机装置接收命令cmd、地址addr和控制信号cs时，存储器模块200可以基于无缓冲双列直插式存储器模块(udimm)。

在以上实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本发明构思的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分，并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不涉及次序或者任何形式的数字含义。

在以上实施例中，通过使用块来描述根据本发明构思的实施例的组件。可以利用诸如集成电路、专用ic(asic)、现场可编程门阵列(fpga)和复杂可编程逻辑装置(cpld)的各种硬件装置、硬件装置中驱动的固件、诸如应用的软件、或者硬件装置和软件的组合来实施块。另外，块可包括利用集成电路中的半导体元件实施的电路或登记为知识产权(ip)的电路。

根据本发明构思，支持其中同时激活两个或更多个存储体的字线的操作模式。因此，提供了能够提高执行嵌入式计算的速度的存储器装置、存储器模块和操作方法。

虽然已经参照本发明构思的示例实施例描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离由所附权利要求阐述的本发明构思的范围的情况下，可以对其做出各种改变和修改。