存储器装置及其操作方法与流程

1.本公开的各种实施方式涉及电子装置，更具体地，涉及一种存储器装置以及操作该存储器装置的方法。


背景技术：

2.最近，向普适计算的范式转变意味着几乎可随时随地访问计算机系统。由此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用快速增加。通常，这些便携式电子装置使用采用存储器装置的存储器系统，换言之，使用数据存储装置。数据存储装置可用作便携式电子装置的主存储器装置和/或辅助存储器装置。
3.使用存储器装置的数据存储装置提供的优点在于，由于不存在机械驱动部件，所以稳定性和耐久性优异，信息访问速度增加，并且功耗降低。针对具有这些优点的存储器系统提出的数据存储装置的示例可包括通用串行总线(usb)存储器装置、具有各种接口的存储卡以及固态驱动器(ssd)。
4.存储器装置被分类为易失性存储器装置或非易失性存储器装置。
5.尽管读速度和写速度相对低，但是即使当供电中断时，非易失性存储器装置也可保持所存储的数据。因此，当需要存储不管供电如何均必须维持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁性ram(mram)、电阻ram(rram)、铁电ram(fram)等。闪存被分类为nor型或nand型。


技术实现要素：

6.本公开的实施方式可提供一种存储器装置，该存储器装置包括：存储器单元阵列，其包括多个串；电压发生电路，其被配置为在所述多个串当中的所选串的读操作的沟道初始化操作中在设定的施加时段期间将导通电压施加到所述多个串；温度检测电路，其被配置为测量存储器装置的内部温度并生成温度信号；以及控制逻辑，其被配置为响应于温度信号来控制电压发生电路设定施加时段，并且在所设定的施加时段期间将导通电压施加到所述多个串。
7.本公开的实施方式可提供一种存储器装置，该存储器装置包括：存储器单元阵列，其包括多个串；温度检测电路，其被配置为检测存储器装置的内部温度并生成温度信号；电压发生电路，其被配置为在读操作的沟道初始化操作期间将导通电压施加到所述多个串中的所选串和未选串的选择线；以及控制逻辑，其被配置为在沟道初始化操作期间控制电压发生电路在固定的施加时间期间将导通电压施加到所选串的选择线，并且在可变时间期间将导通电压施加到未选串的选择线。控制逻辑可被配置为响应于温度信号而变化要施加到未选串的导通电压的施加时间。
8.本公开的实施方式可提供一种操作存储器装置的方法，该方法包括以下步骤：测
量存储器装置的内部温度；基于所测量的内部温度来设定沟道初始化操作的导通电压施加时段；在所设定的导通电压施加时段期间将导通电压施加到多个串当中的未选串的选择晶体管；以及将通过电压施加到所述多个串的字线。
附图说明
9.图1是示出根据本公开的实施方式的存储器装置的框图。
10.图2是示出各自具有三维结构的存储块的图。
11.图3是用于详细描述图2所示的存储块中的任一个的电路图。
12.图4是示出图3所示的串的电路图。
13.图5是示出图1的控制逻辑的图。
14.图6是根据本公开的实施方式的存储器装置的操作方法的流程图。
15.图7是用于描述根据本公开的实施方式的存储器装置的操作方法的操作电压的波形图。
16.图8和图9是用于描述根据本公开的实施方式的存储器装置的操作方法的串的截面图。
17.图10是示出包括图1的存储器装置的存储器系统的框图。
18.图11是示出根据本公开的实施方式的存储器系统的图。
19.图12是示出根据本公开的实施方式的存储器系统的图。
20.图13是示出根据本公开的实施方式的存储器系统的图。
21.图14是示出根据本公开的实施方式的存储器系统的图。
具体实施方式
22.本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述仅用于本公开的实施方式的描述。该描述不应被解释为限于说明书或申请中描述的实施方式。
23.现在将基于实施方式详细描述本公开。然而，本公开可按照许多不同的形式具体实现，不应被解释为仅限于本文所阐述的实施方式，而是应被解释为涵盖落在本公开的构思和技术范围内的修改、等同或替代。然而，将理解，本说明书并非旨在将本公开限于那些实施方式，本公开旨在不仅涵盖实施方式，而且涵盖落在本公开的精神和范围内的各种替代、修改、等同和其它实施方式。
24.现在将在下文参照附图更充分地描述本公开的各种实施方式，附图中示出本公开的实施方式，以使得本领域普通技术人员可实现本公开的技术构思。
25.本公开的一些实施方式涉及一种能够在读操作期间改进电特性的存储器装置。附加实施方式涉及一种操作存储器装置的方法。
26.图1是示出根据本公开的实施方式的存储器装置100的框图。
27.参照图1，存储器装置100可包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140、电压发生电路150和温度检测电路170。地址解码器120、读/写电路130和电压发生电路150可被定义为外围电路160，外围电路160被配置为对存储器单元阵列110执行编程操作。
28.存储器单元阵列110可包括多个存储块blk1至blkz。多个存储块blk1至blkz通过
字线wl联接到地址解码器120。存储块blk1至blkz可通过位线bl1至blm联接到读/写电路130。存储块blk1至blkz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的联接到一条字线的存储器单元可被定义为一页。换言之，存储器单元阵列110可由多个页形成。
29.存储器单元阵列110的存储块blk1至blkz中的每一个可包括多个串。各个串可包括串联联接在位线与源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。此外，多个串中的每一个可包括分别设置在源极选择晶体管和存储器单元之间以及漏极选择晶体管和存储器单元之间的传输晶体管，并且还可包括在存储器单元之间的管栅晶体管。将在本文中稍后详细描述存储器单元阵列110。
30.地址解码器120可通过字线wl联接到存储器单元阵列110。地址解码器120可响应于从控制逻辑140生成的地址解码器控制信号ad_signals而操作。地址解码器120可通过设置在存储器装置100中的输入/输出缓冲器(未示出)接收地址addr。
31.在读操作期间，响应于通过将所接收的地址addr中的行地址解码而获得的解码的行地址，地址解码器120可将从电压发生电路150生成的包括读电压vread、通过电压vpass、多个漏极选择线电压v
dsl0
、v
dsl1
、v
dsl2
和v
dsl3
以及多个源极选择线电压v
ssl0
和v
ssl1
的多个操作电压施加到存储器单元阵列110的多个存储器单元、漏极选择晶体管和源极选择晶体管。
32.在读操作的沟道初始化操作期间，地址解码器120可响应于地址解码器控制信号ad_signals来调节要施加到未选串的漏极选择线和源极选择线的导通电压的施加时段。
33.地址解码器120可将在读操作期间接收的地址addr当中的列地址解码。地址解码器120可将解码的列地址yi发送到读/写电路130。
34.在读操作期间接收的地址addr可包括块地址、行地址和列地址。地址解码器120可基于块地址和行地址选择一个存储块和一条字线。列地址可由地址解码器120解码并提供给读/写电路130。
35.地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
36.读/写电路130可包括多个页缓冲器pb1至pbm。多个页缓冲器pb1至pbm可通过位线bl1至blm联接到存储器单元阵列110。在读操作的预充电操作期间，多个页缓冲器pb1至pbm可分别将位线bl1至blm预充电至预设电平。在读电压施加操作期间，多个页缓冲器pb1至pbm可分别感测位线bl1至blm的电位电平或电流以执行读操作。
37.读/写电路130可响应于从控制逻辑140输出的页缓冲器控制信号pb_signals而操作。
38.在实施方式中，读/写电路130可包括页缓冲器(或页寄存器)、列选择电路等。
39.控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法来操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
40.控制逻辑140可联接到地址解码器120、读/写电路130和电压发生电路150。控制逻辑140可通过存储器装置100的输入/输出缓冲器(未示出)接收命令cmd。控制逻辑140可响应于命令cmd而控制存储器装置100的总体操作。例如，控制逻辑140可接收与读操作对应的命令cmd，然后响应于所接收的命令cmd生成并输出用于控制地址解码器120的地址解码器控制信号ad_signals、用于控制读/写电路130的页缓冲器控制信号pb_signals以及用于控制电压发生电路150的电压发生电路控制信号vg_signals 1和vg_signals 2。
41.根据本公开的实施方式，在读操作的沟道初始化操作期间，控制逻辑140可从温度检测电路170接收温度信号temp，并响应于所接收的温度信号temp设定要施加到未选串的漏极选择晶体管和源极选择晶体管的导通电压的施加时段。控制逻辑140可生成并输出反映了与设定的未选串对应的导通电压的施加时段的地址解码器控制信号ad_signals。例如，如果基于从温度检测电路170接收的温度信号temp确定存储器装置100的内部温度相对高，则控制逻辑140可将与未选串对应的导通电压的施加时段设定为相对短的时段。如果确定存储器装置100的内部温度相对低，则控制逻辑140可将与未选串对应的导通电压的施加时段设定为相对长的时段。由此，在存储器装置100的内部温度相对低的情况下，导通电压可被施加到未选串的漏极选择晶体管和源极选择晶体管达足够的时间，以使得可有效地去除留在沟道中的热载流子。在存储器装置100的内部温度相对高的情况下，导通电压可被施加到未选串的漏极选择晶体管和源极选择晶体管达相对短的时间，以使得存储块的读特性可改进。
42.在读操作期间，电压发生电路150可响应于从控制逻辑140输出的电压发生电路控制信号vg_signals 1和vg_signals 2而生成包括读电压vread、通过电压vpass、多个漏极选择线电压v
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、v
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、v
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和v
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以及多个源极选择线电压v
ssl0
和v
ssl1
的多个操作电压，并将这多个操作电压输出到地址解码器120。多个漏极选择线电压v
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、v
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、v
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和v
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以及多个源极选择线电压v
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和v
ssl1
可以是要在沟道初始化操作期间施加的导通电压。
43.在存储器装置100的读操作期间，温度检测电路170可测量存储器装置100的内部温度，并且生成并输出与所测量的温度值对应的温度信号temp。换言之，温度信号temp可包括关于存储器装置100的内部温度的信息。
44.图2是示出各自具有三维结构的存储块的图。
45.参照图2，各自具有三维结构的存储块blk1至blkz可被布置在沿位线bl1至blm延伸的方向y彼此间隔开的位置处。例如，第一存储块blk1至第z存储块blkz可被布置在沿第二方向y彼此间隔开的位置处，并且各自可包括在第三方向z上层叠的多个存储器单元。以下，将参照图3和图4详细描述第一存储块blk1至第z存储块blkz中的任一个存储块的配置。
46.图3是用于详细描述图2所示的存储块中的任一个的电路图。
47.图4是示出图3所示的串的电路图。
48.参照图3和图4，各个串st可联接在位线bl1至blm与源极线sl之间。下面将作为示例描述联接在第一位线bl1与源极线sl之间的串st。
49.串st可包括彼此串联联接在源极线sl与第一位线bl1之间的源极选择晶体管sst、存储器单元f1至fn(n是正整数)和漏极选择晶体管dst。联接到各条位线bl1至blm的不同串st中所包括的源极选择晶体管sst的栅极可联接到第一源极选择线ssl0或第二源极选择线ssl1。例如，源极选择晶体管sst当中的在第二方向y上彼此相邻设置的源极选择晶体管可联接到同一源极选择线。例如，当假设源极选择晶体管sst在第二方向y上依次布置时，从第一源极选择晶体管sst在第一方向x上布置并包括在不同的串st中的源极选择晶体管sst的栅极以及从第二源极选择晶体管sst在第一方向x上布置并包括在不同的串st中的源极选择晶体管sst的栅极可联接到第一源极选择线ssl0。此外，从第三源极选择晶体管sst在第一方向x上布置并包括在不同的串st中的源极选择晶体管sst的栅极以及从第四源极选择晶体管sst在第一方向x上布置并包括在不同的串st中的源极选择晶体管sst的栅极可联接
到第二源极选择线ssl1。
50.存储器单元f1至fn的栅极可联接到字线wl1至wln，并且漏极选择晶体管dst的栅极可联接到第一漏极选择线dsl0至第四漏极选择线dsl3中的任一条。
51.尽管漏极选择晶体管dst当中的布置在第一方向x上的晶体管的栅极共同联接到同一漏极选择线(例如，dsl0)，但布置在第二方向y上的晶体管可联接到不同的漏极选择线dsl1至dsl3。例如，如果假设漏极选择晶体管dst在第二方向y上依次布置，则从第一漏极选择晶体管dst在第一方向x上布置并包括在不同的串st中的漏极选择晶体管dst的栅极可联接到第一漏极选择线dsl0。从联接到第一漏极选择线dsl0的漏极选择晶体管dst在第二方向y上布置的漏极选择晶体管dst可依次联接到第二漏极选择线dsl1至第四漏极选择线dsl3。因此，在所选存储块中，可选择联接到所选漏极选择线的串st，并且可未选择联接到其它未选漏极选择线的串st。
52.联接到同一字线的存储器单元可形成一页pg。这里，术语“页”意指物理页。例如，联接到第一位线bl1至第m位线blm的串st当中的在第一方向x上联接到同一字线的一组存储器单元可被称为“页pg”。例如，联接到第一字线wl1的第一存储器单元f1当中的布置在第一方向x上的存储器单元可形成一页pg。共同联接到第一字线wl1的第一存储器单元f1当中的布置在第二方向y上的单元可通过不同的页彼此分离。因此，在第一漏极选择线dsl0是所选漏极选择线并且第一字线wl1是所选字线的情况下，联接到第一字线wl1的多个页pg当中的联接到第一漏极选择线dsl0的页可成为所选页。共同联接到第一字线wl1以及联接到未选的第二漏极选择线dsl1至第四漏极选择线dsl3的页可成为未选页。
53.尽管附图中示出各个串st中包括一个源极选择晶体管sst和一个漏极选择晶体管dst的情况，但是根据存储器装置的配置，各个串st中可包括多个源极选择晶体管sst和多个漏极选择晶体管dst。此外，根据存储器装置的配置，虚设单元可设置在源极选择晶体管sst、存储器单元f1至fn和漏极选择晶体管dst之间。与正常存储器单元f1至fn不同，虚设单元可不存储用户数据，而是可用于改进各个串st的电特性。然而，在本实施方式中，虚设单元不是重要组件；因此，将省略其详细描述。
54.图5是示出图1的控制逻辑140的图。
55.参照图5，控制逻辑140可包括rom 141、电压生成控制电路142、地址解码器控制电路143和页缓冲器控制电路144。
56.rom 141中可存储用于执行存储器装置的总体操作的算法，并且响应于从外部装置(例如，与存储器装置联接的主机)输入的命令cmd而生成多个内部控制信号int_cs1至int_cs4。
57.电压生成控制电路142可包括选择线电压控制电路142a和字线电压控制电路142b。选择线电压控制电路142a可响应于内部控制信号int_cs1而生成第一电压发生电路信号vg_signals 1以用于控制图1的电压发生电路150生成在存储器装置的读操作期间要施加到所选存储块的选择线电压v
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、v
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、v
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、v
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、v
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、v
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和v
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。字线电压控制电路142b可响应于内部控制信号int_cs2而生成第二电压发生电路信号vg_signals 2以用于控制图1的电压发生电路150生成在存储器装置的读操作期间要施加到所选存储块的读电压vread和通过电压vpass。
58.在存储器装置的总体操作期间，地址解码器控制电路143可响应于内部控制信号
int_cs3而输出用于控制图1的地址解码器120的地址解码器控制信号ad_signals。在读操作的沟道初始化操作期间，地址解码器控制电路143可响应于温度信号temp而设定要施加到联接到未选串的漏极选择线和源极选择线的导通电压的施加时段，并且生成并输出反映了所设定的与未选串对应的导通电压的施加时段的地址解码器控制信号ad_signals。
59.在存储器装置的总体操作期间，地址解码器控制电路144可响应于内部控制信号int_cs4而输出用于控制图1的读写电路130的页缓冲器控制信号pb_signals。
60.图6是根据本公开的实施方式的存储器装置的操作方法的流程图。
61.图7是用于描述根据本公开的实施方式的存储器装置的操作方法的操作电压的波形图。
62.将参照图1至图7描述根据本公开的实施方式的存储器系统的操作方法。
63.可将与读操作对应的命令cmd以及与要执行读操作的存储器单元对应的地址addr从外部装置接收到存储器装置100(在步骤s610)。
64.存储器装置100可响应于所接收的命令cmd和地址addr而选择包括在存储器单元阵列110中的多个存储块blk1至blkz中的一个，并且选择要执行所选存储块(例如，blk1)的读操作的页和串。
65.在本公开的实施方式中，将描述与第一漏极选择线dsl0对应的串st可以是所选串，并且与其它的第二漏极选择线dsl1至第四漏极选择线dsl3对应的串st是未选串的示例。
66.在存储器装置100的读操作期间，温度检测电路170可测量存储器装置100的内部温度，并且生成并输出与所测量的温度值对应的温度信号temp(在步骤s620)。换言之，温度信号temp可包括关于存储器装置100的内部温度的信息。
67.在读操作的沟道初始化操作t1期间，控制逻辑140可设定要施加到所选串的漏极选择晶体管dst和源极选择晶体管sst的导通电压vturn_on的施加时段a以及要施加到未选串的漏极选择晶体管dst和源极选择晶体管sst的导通电压vturn_on的施加时段b(在步骤s630)。要施加到未选串的漏极选择晶体管dst和源极选择晶体管sst的导通电压vturn_on的施加时段b可根据存储器装置100的内部温度被设定为可变的。换言之，控制逻辑140可基于温度信号temp来设定要施加到未选串的漏极选择晶体管dst和源极选择晶体管sst的导通电压vturn_on的施加时段b。例如，如果基于从温度检测电路170接收的温度信号temp确定存储器装置100的内部温度相对高，则控制逻辑140可将与未选串对应的导通电压的施加时段b设定为相对短的时段。如果确定存储器装置100的内部温度相对低，则控制逻辑140可将与未选串对应的导通电压的施加时段b设定为相对长的时段。导通电压vturn_on可以是漏极选择晶体管dst和源极选择晶体管sst导通的电压，换言之，可以是高于漏极选择晶体管dst和源极选择晶体管sst的阈值电压的电压。
68.存储器装置100可执行读操作的沟道初始化操作t1(在步骤s640)。例如，电压发生电路150可在从控制逻辑140输出的第一电压生成控制信号vg_signals 1的控制下生成导通电压vturn_on，并且输出导通电压vturn_on作为多个漏极选择线电压v
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、v
dsl1
、v
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和v
dsl3
和多个源极选择线电压v
ssl0
和v
ssl1
。这里，电压发生电路150可在第二电压生成控制信号vg_signals 2的控制下生成要施加到字线wl1至wln的操作电压，并且输出操作电压作为通过电压vpass。通过电压vpass可具有与导通电压vturn_on相同的电位电平。
69.地址解码器120可向所选存储块blk1施加具有导通电压(vturn_on)电平并从电压发生电路150生成的多个漏极选择线电压v
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、v
dsl1
、v
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和v
dsl3
和多个源极选择线电压v
ssl0
和v
ssl1
。这里，响应于地址解码器控制信号ad_signals，地址解码器120可在设定的施加时段b期间将具有导通电压(vturn_on)电平的漏极选择线电压v
dsl1
、v
dsl2
和v
dsl3
和源极选择线电压v
ssl1
施加到与未选串对应的第二漏极选择线dsl1至第四漏极选择线dsl3和第二源极选择线ssl1，并且在施加时段a期间将具有导通电压(vturn_on)电平的第一漏极选择线电压v
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和第一源极选择线电压v
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施加到与所选串对应的第一漏极选择线dsl0和第一源极选择线ssl0。
70.地址解码器120可将从电压发生电路150生成的通过电压vpass施加到所选存储块blk1的字线。这里，地址解码器120可将通过电压vpass施加到未选字线unsel wl，此后将通过电压vpass施加到所选字线sel wl。地址解码器120可执行将导通电压vturn-on施加到所选存储块blk1的漏极选择线和源极选择线的操作，此后执行将通过电压vpass施加到字线的操作。
71.随着导通电压vturn-on和通过电压vpass被施加到所选存储块blk1的漏极选择线、源极选择线和字线，可通过源极线sl去除留在所选存储块blk1中所包括的串st的沟道中的热空穴。
72.存储器装置100可执行读操作的读电压施加操作t2(在步骤s650)。
73.例如，电压发生电路150和地址解码器120可在维持施加到未选字线unsel wl的通过电压vpass时对施加到所选字线sel wl的通过电压vpass进行放电。此外，电压发生电路150和地址解码器120可对施加到与所选串对应的第一漏极选择线dsl0和第一源极选择线ssl0的导通电压vturn-on进行放电，并且对施加到与未选串对应的第二漏极选择线dsl1至第四漏极选择线dsl3和第二源极选择线ssl1的导通电压vturn-on进行放电。
74.随后，电压发生电路150可响应于第二电压发生电路控制信号vg_signals 2而生成要施加到所选存储块的字线wl1至wln的读电压vread和通过电压vpass。响应于地址解码器控制信号ad_signals和地址addr，地址解码器120可将通过电压vpass施加到未选字线unsel wl并将读电压vread施加到所选字线sel wl。这里，导通电压vturn_on可被施加到与所选串st对应的漏极选择晶体管dst和源极选择晶体管sst。
75.读写电路130可响应于页缓冲器控制信号pb_signals而通过感测位线bl1至blm的电位电平或电流电平来执行读操作。
76.在本公开的实施方式中，尽管示出了施加到与所选串对应的漏极选择线和源极选择线的导通电压vturn-on在时段t2期间被放电，此后在读电压施加操作期间重新施加导通电压vturn-on的情况，但导通电压vturn-on可连续地施加到漏极选择线和源极选择线而无需放电。
77.图8和图9是用于描述根据本公开的实施方式的存储器装置的操作方法的串的截面图。
78.图8示出在擦除操作期间包括在未选存储块中的多个串中的一个。参照图1至图3描述的多个存储块blk1至blkz可共享源极线sl。由此，在多个存储块blk1至blkz中的所选存储块的擦除操作期间，可通过擦除电压verase将热空穴抽取到包括在未选存储块中的各个串的沟道中。
79.图9示出在读操作的沟道初始化操作期间包括在所选存储块中的多个串中的一个。在沟道初始化操作期间，导通电压vturn_on可被施加到包括在所选存储块中的串st的漏极选择晶体管dst、多个存储器单元f1至fn和源极选择晶体管sst。由此，所选存储块的漏极选择晶体管dst、多个存储器单元f1至fn和源极选择晶体管sst可导通。包括在所选存储块中的各个串st的沟道可与具有接地电压(vss)电平的源极线sl联接，以使得可从沟道去除热空穴
80.在本公开的实施方式中，在沟道初始化操作期间，可根据温度来调节要施加到各个未选串的源极选择晶体管和漏极选择晶体管的导通电压的施加时段。由此，在相对高的温度下，存储器装置可将与未选串对应的导通电压的施加时段设定为相对短的时段，以使得存储器装置的读特性可改进。在相对低的温度下，存储器装置可将与未选串对应的导通电压的施加时段设定为相对长的时段，以使得可有效地去除留在沟道中的热载流子，由此读扰动现象可改进。
81.图10是示出包括存储器装置1100(其实施方式是图1的存储器装置100)的存储器系统10000的框图。
82.参照图10，存储器系统10000可包括被配置为存储数据的存储器装置1100以及被配置为在主机2000的控制下控制存储器装置1100的存储控制器1200。
83.主机20000可使用诸如pci-e(高速外围组件互连)、ata(高级技术附件)、sata(串行ata)、pata(并行ata)或sas(串行附接scsi)的接口协议来与存储器系统10000通信。另外，为了主机20000与存储器系统10000之间的数据通信而提供的接口协议不限于上述示例，其可以是诸如通用串行总线(usb)协议、多媒体卡(mmc)协议、增强小型磁盘接口(esdi)协议和集成驱动电子设备(ide)协议的接口协议中的任一个。
84.存储控制器1200可控制存储器系统10000的总体操作以及主机20000与存储器装置1100之间的数据交换。例如，存储控制器1200可响应于主机20000的请求而控制存储器装置1100编程或读取数据。此外，存储控制器1200可控制存储器装置1100，使得信息被存储在包括在存储器装置1100中的主存储块和子存储块中，并且根据为编程操作加载的数据量对主存储块或子存储块执行编程操作。在实施方式中，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)或闪存。存储器装置1100的配置和操作可与图1的存储器装置100相同。存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。
85.图11是示出根据本公开的实施方式的存储器系统30000的图。
86.参照图11，存储器系统30000可被具体实现在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储器系统30000可包括存储器装置1100以及被配置为控制存储器装置1100的操作的存储控制器1200。在处理器3100的控制下，存储器装置1100的存储器系统30000可被具体实现在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储器系统30000可包括存储器装置1100以及被配置为控制存储器装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作或读操作)。
87.编程在存储器装置1100中的数据可在存储控制器1200的控制下通过显示器3200
输出。存储器装置1100的配置和操作可与图1的存储器装置100相同。
88.无线电收发器3300可通过天线ant来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ant接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将处理器3100所处理的信号编程到存储器装置1100。此外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并通过天线ant将改变的无线电信号输出到外部装置。输入装置3400可用于输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据。输入装置3400可被具体实现在诸如触摸板和计算机鼠标的指点装置、键区或键盘中。处理器3100可控制显示器3200的操作，使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
89.在实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被具体实现为处理器3100的一部分或者与处理器3100分开提供的芯片。
90.图12是示出根据本公开的实施方式的存储器系统40000的图。
91.参照图12，存储器系统40000可被具体实现在个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中。
92.存储器系统40000可包括存储器装置1100以及被配置为控制存储器装置1100的数据处理操作的存储控制器1200。存储器装置1100的配置和操作可与图1的存储器装置100相同。
93.处理器4100可根据从输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被具体实现在诸如触摸板或计算机鼠标的指点装置、键区或键盘中。
94.处理器4100可控制存储器系统40000的总体操作并且控制存储控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被具体实现为处理器4100的一部分或者与处理器4100分开提供的芯片。
95.图13是示出根据本公开的实施方式的存储器系统50000的图。
96.参照图13，存储器系统50000可被具体实现在图像处理装置(例如数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板pc)中。
97.存储器系统50000可包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。存储器装置1100的配置和操作可与图1的存储器装置100相同。
98.存储器系统50000的图像传感器5200可将光学图像转换为数字信号。所转换的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可通过显示器5300输出或通过存储控制器1200存储在存储器装置1100中。存储在存储器装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。
99.在实施方式中，能够控制存储器装置1100的操作的存储控制器1200可被具体实现为处理器5100的一部分或者与处理器5100分开提供的芯片。
100.图14是示出根据本公开的实施方式的存储器系统70000的图。
101.参照图14，存储器系统70000可被具体实现在存储卡或智能卡中。存储器系统
70000可包括存储器装置1100、存储控制器1200和卡接口7100。存储器装置1100的配置和操作可与图1的存储器装置100相同。
102.控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但不限于此。
103.卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。在实施方式中，卡接口7100可支持通用串行总线(usb)协议和芯片间(ic)usb协议。这里，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方案。
104.当存储器系统70000连接到诸如pc、平板pc、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200来执行与存储器装置1100的数据通信。
105.在本公开的实施方式中，在存储器装置的读操作期间，可有效地去除留在所选串和未选串的沟道中的热空穴，并且可减轻读扰动现象。因此，存储器装置的电特性可改进。
106.尽管出于例示性目的公开了本公开的实施方式，但本领域技术人员将理解，可进行各种修改、添加和替换。因此，本公开的范围应该由所附权利要求以及权利要求的等同物限定，而非由前面的描述限定。
107.尽管公开了本公开的实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。
108.因此，本公开的范围应该由所附权利要求以及权利要求的等同物限定，而非由它们之前的描述限定。
109.在上述实施方式中，所有步骤可选择性地执行或被跳过。另外，各个实施方式中的步骤可能不总是以常规顺序执行。此外，本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够理解，可基于本公开的技术范围进行各种修改。
110.已参照附图描述了本公开的实施方式，并且在不限制其主题的情况下，应该根据本公开的精神来解释在说明书中使用的特定术语或词语。应该理解，本文所描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物中限定的本公开的精神和范围内。
111.相关申请的交叉引用
112.本申请要求2020年1月15日提交于韩国知识产权局的韩国专利申请号10-2020-0005563的优先权，其完整公开通过引用并入本文。