一次性可编程存储器单元以及电子器件的制作方法

本发明的实施例涉及一次性可编程存储器单元以及电子器件。

背景技术：

许多现代电子器件包括电子存储器。电子存储器是配置成将数据的位存储在各个存储器单元中的器件。存储器单元是配置成通常使用一个或者多个晶体管来存储数据的位的电路。一种类型的电子存储器是一次性可编程(otp)存储器。otp存储器是只读存储器，其只能编程(例如写入)一次。

技术实现要素：

根据本发明实施例的一个方面，提供了一种一次性可编程存储器单元，包括：反熔丝晶体管，包括：第一栅极；第一掺杂剂区，形成第一源极/漏极区；和第二掺杂剂区，形成第二源极/漏极区；选择晶体管，与反熔丝晶体管串联连接，选择晶体管包括：第二栅极；第二掺杂剂区，形成第三源极/漏极区；和第三掺杂剂区，形成第四源极/漏极区；以及附加的第四掺杂剂区，连接至第一掺杂剂区，并且部分地在反熔丝晶体管的第一栅极下面延伸，附加的第四掺杂剂区创建用于读取电流的附加电流路径。

根据本发明实施例的另一个方面，提供了一种一次性可编程存储器单元，包括：反熔丝晶体管；第一选择晶体管，可操作地连接至反熔丝晶体管；以及第二选择晶体管，可操作地连接至第一选择晶体管，其中：第一字线读取信号线连接至第一选择晶体管的第一栅极；并且第二字线读取信号线连接至第二选择晶体管的第二栅极和至第一字线读取信号线，使得第一选择晶体管和第二选择晶体管形成级联选择晶体管。

根据本发明实施例的又一个方面，提供了一种电子器件，包括：处理器件；存储器阵列，可操作地连接至处理器件，存储器阵列包括：一次性可编程存储器单元，包括：反熔丝晶体管，包括：第一栅极；第一掺杂剂区，形成第一源极/漏极区；和第二掺杂剂区，形成第二源极/漏极区；选择晶体管，与反熔丝晶体管串联连接，选择晶体管包括：第二栅极；第二掺杂剂区，形成第三源极/漏极区；和第三掺杂剂区，形成第四源极/漏极区；附加的第四掺杂剂区，连接至第一掺杂剂区，并且部分地在反熔丝晶体管的第一栅极下面延伸；第一接触件，连接至第一掺杂剂区；以及第二接触件，连接至第二掺杂剂区，其中，处理器件可操作，以使偏置电压施加至第一接触件，以激活由附加的第四掺杂剂区创建的用于读取电流的附加电流路径，并且施加至第二接触件，以激活用于读取电流的第二电流路径。

附图说明

通过以下结合附图的详细描述，将容易理解本公开，其中，相同的附图标记标示出相同的结构元件，并且其中：

图1示出了根据一些实施例的可以在其中实践本公开的方面的存储器件的框图；

图2描绘了根据一些实施例的第一otp存储器单元的示意图；

图3示出了图2所示的第一otp存储器单元的示例性实施方式；

图4描绘了根据一些实施例的第一otp存储器单元的布局；

图5示出了图4所示的第一otp存储器单元的示意图；

图6描绘了根据一些实施例的第二otp存储器单元的示例性实施方式；

图7示出了根据一些实施例的第三otp存储器单元的示意图；

图8描绘了根据一些实施例的第三otp存储器单元的布局；

图9示出了图8所示的第三otp存储器单元的示意图；

图10描绘了根据一些实施例的具有第三otp存储器单元的存储器阵列；

图11示出了图10所示的用于otp存储器单元的示例性偏置电压。

具体实施方式

以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在...下方”、“在...之下”、“下方”、“在...之上”、“在...上方”、“在...下面”、“上方”、“顶部”、“底部”、“正面”、“背面”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。因为各种实施例中的组件可以以许多不同的方向定位，所以方向性术语仅用于说明目的，而绝非进行限制。当与集成电路、半导体器件、或者电子器件的层结合使用时，定向术语旨在广义地解释，因此不应解释为排除一个或者多个中间层或者其他中间部件或者元件的存在。因此，本文描述为形成在另一层上、上方、或者下面的给定层、或者设置在另一层上、上方、或者下面的给定层，可以通过一个或者多个附加层而与所述另一层分隔开。

本文描述的实施例提供了各种一次性可编程(otp)存储器单元。在一个实施例中，otp存储器单元包括在晶体管的栅极下面延伸的附加掺杂剂区。在一个实施例中，附加掺杂剂区在otp存储器单元中的反熔丝晶体管的字线编程的栅极下面延伸。附加掺杂剂区可以使二极管效应最小化，这继而使存储器单元电流得以收紧。

在另一个实施例中，otp存储器单元包括三个晶体管，反熔丝晶体管和两个选择晶体管。选择晶体管可以在编程期间缓解未选择的otp存储器单元中的选择晶体管上的电压应力。附加地或者可替代地，由于对电压应力的耐受性增加，因此在otp存储器单元中的晶体管可以具有较短的栅极长度。可以将两个选择晶体管配置成级联选择晶体管，或者配置成两个不同的选择晶体管。

下面参考图1至图11讨论这些以及其他实施例。然而，本领域技术人员将容易理解，本文参考这些附图给出的详细描述仅用于说明目的，因此不应解释为进行限制。

图1示出了根据一些实施例的可以在其中实践本公开的方面的存储器器件的框图。在所示的实施例中，存储器器件100包括以行和列布置以形成存储器阵列104的存储器单元102。存储器器件100可以包括任何合适数量的行和列。例如，存储器器件包括r个行数和c个列数，其中r是大于或者等于1的整数，而c是大于或者等于2的数。如稍后将更详细描述的，在一个实施例中，存储器单元102是otp存储器单元，其包括反熔丝晶体管和一个或者多个选择晶体管。

存储器单元102的每一行可操作地连接至一个或者多个字线(统称为字线106)。字线106可操作地连接至一个或者多个行选择电路(统称为行选择电路108)。行选择电路108基于在信号线110上接收的地址信号来选择特定的字线106。

存储器单元102的每一列可操作地连接至一个或者多个位线(统称为位线112)。位线112可操作地连接至一个或者多个列选择电路(统称为列选择电路114)。列选择电路114基于在信号线116上接收的选择信号来选择特定的位线112。

处理器件118可操作地连接至存储器阵列104、行选择电路108、和列选择电路114。处理器件118可操作，以控制存储器阵列104、行选择电路108、和列选择电路114的一个或者多个操作。可以使用任何合适的处理器件。示例性处理器件包括但不限于中央处理单元、微处理器、专用集成电路、图形处理单元、现场可编程栅极阵列、或其组合。

电源120至少可操作地连接至存储器阵列104和处理器件118。如稍后将更详细描述的，处理器件118可以使一个或者多个偏置电压施加至存储器阵列104中的存储器单元102。

处理器件118和/或电源120可以与存储器阵列104设置在同一电路中(例如，相同的集成电路)，或者，处理器件118和/或电源120可以设置在与存储器阵列104分隔开的电路中，并且可操作地连接至存储器阵列104。存储器器件100、处理器件118、和电源120包括在电子器件122中。示例性电子器件包括但不限于计算器件、电视机、照相机、和可穿戴器件。

当数据要写入存储器单元102(例如对存储器单元102进行编程)、或者要从存储器单元102读取时，用于存储器单元的地址接收在信号线110上。行选择电路108激活或者断言与地址相关的字线106。选择信号接收在信号线116上，并且使与选择信号相关的位线112断言或者激活。然后将数据写入存储器单元102、或者从存储器单元102读出。

图2描绘了根据一些实施例的第一otp存储器单元的示意图。otp存储器单元102形成有第一晶体管200，第一晶体管200与第二晶体管202串联连接。第一晶体管200是反熔丝晶体管，其将字线编程(wlp)信号接收在反熔丝晶体管的栅极上。第二晶体管202是选择晶体管，其将字线读取(wlr)信号接收在选择晶体管的栅极上。可以使用任何合适类型的晶体管。在一个实施例中，第一晶体管200和第二晶体管202是金属氧化物半导体(mos)晶体管。

在编程期间，otp存储器单元102使用永久性氧化物击穿作为一次性编程机制。使用常规或者已知的otp存储器单元，在击穿之后会在读取电流路径中发生二极管效应。如稍后将更详细描述的，otp存储器单元102中的附加掺杂剂区创建了附加电流路径204，其减小或者最小化了二极管效应的发生。

图3示出了图2所示的第一otp存储器单元的示例性实施方式。为了清楚起见，从图3省略了wlp，wlr、和bl信号线。第一晶体管200(例如反熔丝晶体管)包括栅极300，第二晶体管202(例如选择晶体管)包括栅极302。在一个实施例中，栅极300、302是金属栅极。介电侧壁304沿着栅极300、302的侧面定位，以使栅极300、302电隔离。在介电侧壁304中可以使用任何合适的介电材料。例如，介电材料可以是氧化物，氧化铪或者氧化锆。

第一栅极介电材料306设置在每个栅极300、302下面，并且第二栅极介电材料308位于第一栅极介电材料306和衬底307下面。例如，第一栅极介电材料306是高k介电材料(具有高介电常数κ的电介质)，而第二栅极介电材料308是二氧化硅材料。

第一掺杂剂区310和第二掺杂剂区312形成在衬底307中邻近栅极300。第二掺杂剂区312和第三掺杂剂区314设置在衬底307中邻近栅极302。第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314是第一晶体管200和第二晶体管202的源极和漏极区。附加的第四掺杂剂区316从第一掺杂剂区310延伸，并且位于第一晶体管200(例如反熔丝晶体管)的栅极300下面。在一些实施例中，第四掺杂剂区316位于仅一部分栅极300的下面。在一些实施例中，在形成第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314之后，在单独的注入操作中形成附加的第四掺杂剂区316。在第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314中以及在第四掺杂剂区316中的一种或者多种掺杂剂具有第一导电类型(例如n导电类型)。

第四掺杂剂区316用于形成用于读取电流的附加电流路径204。第四掺杂剂区316使电流路径204能够避免可能由第一掺杂剂区310(例如n导电类型)和第二晕圈区319(例如p导电类型)产生的p-n二极管。结果，可以增加单元电流，并且可以改善读取余量。

第一晕圈区318形成在衬底307中邻近第二掺杂剂区312，而第二晕圈区319形成在衬底307中邻近第一掺杂剂区310和附加的第四掺杂剂区316。第一晕圈区318和第二晕圈区319形成有具有与第一掺杂剂区310、312的第一导电类型相反的第二导电类型(例如p导电类型)的一种或者多种掺杂剂。第一晕圈区318和第二晕圈区319可以分别在第一掺杂剂区310中和第二掺杂剂区312中限制一种或者多种掺杂剂的横向扩散。在一些实施例中，可以在限定栅极300、302之后、以及在形成第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314之前，来形成第一晕圈区318和第二晕圈区319。

在所示的实施例中，第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314、以及附加的第四掺杂剂区316形成有一种或者多种n型掺杂剂，并且第一晕圈区318和第二晕圈区319形成有一种或者多种p型掺杂剂，虽然其他实施例不限于该实施方式。示例性的n型掺杂剂是磷或者砷，而示例性的p型掺杂剂是硼或者镓。第一掺杂剂区310、第二掺杂剂区312、和第三掺杂剂区314、以及附加的第四掺杂剂区316可以具有较高的掺杂剂浓度(例如n )。类似地，在一些实施例中，第一晕圈区318和第二晕圈区319可以具有较高的掺杂剂浓度(例如p )。

图4描绘了根据一些实施例的第一otp存储器单元的布局。图5示出了图4所示的第一otp存储器单元的示意图。图4结合图5进行描述。布局400代表四个otp存储器单元102a、102b、102c、102d。第一otp存储器单元102a包括第一晶体管200a(图5)，第一晶体管200a与第二晶体管202a(图5)串联连接。如前所述，在一个实施例中，第一晶体管200a是反熔丝晶体管，而第二晶体管202a是选择晶体管。第一晶体管200a的栅极接收字线编程0(wlp0)信号，而第二晶体管202a的栅极接收字线读取0(wlr0)信号。

第二otp存储器单元102b包括串联连接的第一晶体管200b(图5)和第二晶体管202b(图5)。第一晶体管200b的栅极接收字线读取1(wlr1)信号，而第二晶体管202b的栅极接收字线编程1(wlp1)信号。第二otp存储器单元102b与第一otp存储器单元102a(图5)串联连接。

第三otp存储器单元102c包括串联连接的第一晶体管200c(图5)和第二晶体管202c(图5)。第一晶体管200c的栅极接收字线编程2(wlp2)信号，而第二晶体管202c的栅极接收字线读取2(wlr2)信号。

第四otp存储器单元102d包括串联连接的第一晶体管200d(图5)和第二晶体管202d(图5)。第一晶体管200d的栅极接收字线读取3(wlr3)信号，而第二晶体管202d的栅极接收字线编程3(wlp3)信号。第四otp存储器单元102d与第三otp存储器单元102c(图5)串联连接。

位线112(图5)沿着第一晶体管200a、200b、200c、200d和第二晶体管202a、202b、202c、202d的第一掺杂剂区、第二掺杂剂区、和第三掺杂剂区(例如图3中的源极/漏极区310、312、314)延伸，并且连接至第一晶体管200a、200b、200c、200d和第二晶体管202a、202b、202c、202d的第一掺杂剂区、第二掺杂剂区、和第三掺杂剂区。伪区402形成在第二otp存储器单元102b和第三otp存储器单元102c之间。伪区402也形成为邻近第一otp存储器单元102a和邻近第四otp存储器单元102d。伪区402包括形成浮置区500(图5)的多晶硅间隔件，该浮置区连接至第一存储器单元102a的源极/漏极区(例如图3中的第一掺杂剂区310)和第四otp存储器单元102d的源极/漏极区(例如图3中的第一掺杂剂区310)。虚线404限定了一位otp存储器单元(例如otp存储器单元102b)。

附加的第四掺杂剂区316a、316b、316c形成在接收字线编程信号(wlp0、wlp1、wlp2、wlp3)的栅极的部分下面，并且重叠或者延伸至每个第一晶体管200a、200b、200c、200d的源极/漏极区(例如图3中的第一掺杂剂区310)。如先前结合图3所描述的，附加的第四掺杂剂区316延伸至第一掺杂剂区310(第一晶体管200的源极/漏极区)，或者与第一掺杂剂区310(第一晶体管200的源极/漏极区)重叠。第二掺杂剂区316a产生用于读取电流的附加电流路径502(图5所示)。第二掺杂剂区316b产生附加电流路径504、506。第二掺杂剂区316c产生附加电流路径508。当读取otp存储器单元102a、102b、102c、102d时，用于读取电流的附加电流路径502、504、506、508可以减小或者最小化二极管效应的发生。

图6描绘了根据一些实施例的第二otp存储器单元的示例性实施方式。otp存储器单元102类似于图3中所示的otp存储器单元102，但是增加了附加导电元件600，以及分别位于导电元件600与第一晶体管200的第一掺杂剂区310和第二掺杂剂区312(例如第一晶体管200的源极和漏极区)之间的第一接触件602和第二接触件604。

第一接触件602通过接触通孔603而用作激活由附加的第四掺杂剂区316创建的附加电流路径204。当将第一偏置电压施加至第一接触件602时，激活附加电流路径204。当将第一偏置电压施加至第二接触件604时，第二接触件604通过接触通孔605而用作激活第一晶体管200中的第二电流路径606。使第二掺杂剂区312的尖端区608击穿，可以形成位于第一晶体管200的栅极和第二掺杂剂区312之间的下部电阻链路。下部电阻链路产生第二电流路径606(例如高电流反熔丝元件)。

在一个实施例中，在每个otp存储器单元中仅包括第一接触件602，并且用于激活附加电流路径204。在另一个实施例中，在每个存储器单元中包括第一接触件602和第二接触件604两者，并且用于激活附加电流路径204和第二电流路径604。在其他的实施例中，在每个otp存储器单元中仅包括第二接触件604，并且用于激活第二电流路径604。

第二电流路径606将会位于第一晶体管200的与第二接触件604相关的一侧。在所示的实施例中，由附加的第四掺杂剂区316创建的附加电流路径204位于第一晶体管200的左侧，而第二电流路径606位于第一晶体管200的右侧。因此，用于第一晶体管200的电流路径加倍(右侧和左侧)。另外，基于附加的第四掺杂剂区316可以增加单元电流，这继而提高了对otp存储器单元102的读取余量。

在一些实施例中，当存储器单元102进行编程(例如写入)时，当偏置电压施加至栅极(例如图3中的300、302)和/或位线112时，未选择的otp存储器单元102中的选择晶体管(例如202)会经受电压应力。在otp存储器单元102中包括第三晶体管，可以缓解电压应力。图7示出了根据一些实施例的第三otp存储器单元的示意图。otp存储器单元102包括第一晶体管200、第二晶体管202、和第三晶体管700。在所示的实施例中，第二晶体管202和第三晶体管700与字线读取(wlr)信号线702(分别连接至第二晶体管202和第三晶体管700的栅极)并联连接。本质上，第二晶体管202和第三晶体管700形成级联晶体管706。在一个实施例中，级联晶体管706是级联选择晶体管，而第一晶体管200是反熔丝晶体管。级联晶体管706与第一晶体管200串联连接。在其他的实施例中，连接至第二晶体管202和第三晶体管700的栅极的信号线是不同的信号线(例如，未连接在一起)。

级联晶体管706可以缓解电压应力，这继而减小了电压应力的影响。例如，单个第二晶体管202(例如选择晶体管)上的电压降可以是5伏。利用级联晶体管706，级联晶体管706中的第二晶体管202上的电压降可以是2.5伏，而级联晶体管706中的第三晶体管700上的电压降可以是2.5伏。

图8描绘了根据一些实施例的第三otp存储器单元的布局。图9示出了图8所示的第三otp存储器单元的示意图。结图8合图9进行描述。布局800代表四个otp存储器单元102a、102b、102c、102d。第一otp存储器单元102a包括第一晶体管200a，第一晶体管200a与级联晶体管706a串联连接。如前所述，在一个实施例中，第一晶体管是反熔丝晶体管，而级联晶体管是级联选择晶体管。第一晶体管200a的栅极接收字线编程0(wlp0)信号，而级联晶体管706a的栅极接收字线读取0(wlr0)信号。

第二otp存储器单元102b包括串联连接的第一晶体管200b和级联晶体管706b。第一晶体管200b的栅极接收字线编程1(wlp1)信号，而级联晶体管706b的栅极接收字线读取1(wlr1)信号。第二otp存储器单元102b与第一otp存储器单元102a串联连接。

第三otp存储器单元102c包括串联连接的第一晶体管200c和级联晶体管706c。第一晶体管200c的栅极接收字线编程2(wlp2)信号，而级联晶体管706c的栅极接收字线读取2(wlr2)信号。

第四otp存储器单元102d包括串联连接的第一晶体管200d和级联晶体管706d。第一晶体管200d的栅极接收字线编程3(wlp3)信号，而级联晶体管706d的栅极接收字线读取3(wlr3)信号。第四otp存储器单元102d与第三otp存储器单元102c串联连接。

如图9所示，位线112沿着第一晶体管200a、200b、200c、200d和第二晶体管202a、202b、202c、202d的源极/漏极区延伸，并且连接至第一晶体管200a、200b、200c、200d和第二晶体管202a、202b、202c、202d的源极/漏极区。伪区402形成在第二otp存储器单元102b和第三otp存储器单元102c之间。伪区402也形成为邻近第一otp存储器单元102a和邻近第四otp存储器单元102d。如前所述，伪区402形成浮置区500，其连接至第一otp存储器单元102a和第四otp存储器单元102d(参见图9)的源极/漏极区(例如图3中的第一掺杂剂区310)。虚线802限定了一位otp存储器单元(例如otp存储器单元102b)。

图10描绘了根据一些实施例的具有第三otp存储器单元的存储器阵列。虽然图10示出了九个otp存储器单元，但是其他实施例可以在存储器阵列中包括任意数量的otp存储器单元。另外，如图所示，偏置电压bl1、bl2、bl3、wlp、wlr1、和wlr2分别用于位线1006a、1006b、1006c以及字线1008a、1010a、1012a、1008b、1010b、1012b、1008c、1010c、1012c。可以使用任何合适的偏置电压，图11示出了用于otp存储器单元的示例性偏置电压。通常，基于与otp存储器单元相关的功率域来确定偏置电压。示例性功率域包括但不限于编程电压、中间电压、标称电压、和接地电压。编程电压用于对otp存储器单元进行编程，并且施加至wlp信号线。各种电压的非限制性示例包括但不限于编程电压在2伏至6伏的范围内，中间电压在标称电压和编程电压之间。标称电压通常是用于晶体管的正常电压或者标准电压，并且由工艺技术确定，标称电压所具有的一个示例为0.75伏。接地电压类似于vss，并且在一些实施例中，接地电压为正负数百毫伏，用以控制泄漏或者电压应力。

在一些情况下，可以使用较高的编程电压来减少用于对otp存储器单元进行编程的时间的量。然而，太高的电压会产生一些不希望的副作用，例如对所选的otp存储器单元(例如otp存储器单元1002)和半选的otp存储器单元(例如otp存储器单元1004)的晶体管应力、大的功率、以及在设计存储器阵列电路(例如电压发生器、bl-mux电路等)时增加的难度。为了降低电压应力，在编程期间将中间电压施加至wlr1信号线。中间电压减小了对于所选的otp存储器单元(例如otp存储器单元1002)和对于半选的otp存储器单元(例如otp存储器单元1004)而言的(一些)选择晶体管(例如第二晶体管202和第三晶体管700)上的电压应力。

在图10中，用于第二晶体管(例如第二晶体管202)和第三晶体管(例如第三晶体管700)的wlr信号线是不同的信号线(未连接在一起)。每个otp存储器单元中的晶体管串联连接(例如反熔丝晶体管以及第一选择晶体管和第二选择晶体管)。

存储器阵列1000包括所选的otp存储器单元1002。其余的otp存储器单元是未选的。通过施加编程电压至连接至第一晶体管(例如反熔丝晶体管)的字线编程(wlp)信号线1008a、施加中间电压至连接至第二晶体管(例如第一选择晶体管)的wlr1信号线1010a、以及施加标称电压至连接至第三晶体管(例如第二选择晶体管)的wlr2信号线1012a，来选择所选的otp存储器单元1002。接地电压施加至连接至所选的otp存储器单元1002的bl2信号线1006b。在非限制性示例中，编程电压为5伏，中间电压为1.2伏，标称电压为0.75伏，接地电压为0伏。在该示例中，第二偏置电压和第三偏置电压产生升压wlr。

对于未选的otp存储器单元，接地电压施加至连接至第一晶体管的wlp信号线1008b、1008c，连接至第二晶体管的wlr1信号线1010b、1010c，以及第三晶体管的wlr2信号线1012b、1012c。标称电压也施加至bl1和bl3信号线1006a、1006c。

图11示出了图10中所示的用于otp存储器单元的示例性偏置电压。一些示例性偏置电压可以缓解圆圈区域1004、1005中的晶体管上的电压应力。描绘了用于编程操作的五个不同的偏置电压。五个示例性偏置电压显示出偏置电压的不同特性。

用于所选的和未选的otp存储器单元的第一(1)偏置电压1100是结合图10描述的编程电压、中间电压、标称电压、和接地电压。第二(2)偏置电压1102施加-0.5伏的负偏置在连接至所选的otp存储器单元1002的bl2信号线1006b上，施加编程电压(例如5伏)在连接至所选的otp存储器单元1002的wlp信号线1008a上，以及施加中间电压(例如1.2伏)在连接至所选的otp存储器单元1002的wlr1和wlr2信号线1010a、1012a上。bl2信号线1006b上的负偏压对所选的otp存储器单元1002维持足够的编程偏置。对于未选的存储器单元，接地电压(例如0伏)施加至wlp信号线1008b、wlp信号线1008c、wlr1信号线1010b、1012b、以及wlr2信号线1010c、1012c。标称电压(例如0.75伏)施加至bl1和bl3信号线1006a、1006c。

第三(3)偏置电压1104施加编程电压(例如5伏)至连接至所选的otp存储器单元1002的wlp信号线1008a，施加中间电压(例如1.2伏)至连接至所选的otp存储器单元1002中的第二晶体管的wlr1信号线1010a，以及施加升压wlr标称电压(例如0.75伏)在连接至所选的otp存储器单元1002中的第三晶体管的wlr2信号线1012a上。接地电压(例如0伏)施加至连接至所选的otp存储器单元1002的bl2信号线1006b。升压wlr标称电压缓解了未选的otp存储器单元中的晶体管上的电压应力。对于未选的存储器单元，接地电压(例如0伏)施加至wlp信号线1008b、wlp信号线1008c、wlr1信号线1010b、1012b、以及wlr2信号线1010c、1012c。标称电压(例如0.75伏)施加至bl1和bl3信号线1006a、1006c。

第四(4)偏置电压1106施加较高的禁止电压(例如中间电压(1.2伏))至bl1和bl3信号线1006a、1006c，以及施加较高的禁止电压(例如标称电压(0.75伏))至连接至未选的otp存储器单元的第三晶体管的wlr2信号线1012b、1012c。接地电压(例如0伏)施加至未选的otp存储器单元的wlp信号线1008b、1008c、以及wlr1信号线1010b、1010c。对于所选的otp存储器单元，编程电压(例如5伏)施加至连接至第一晶体管的wlp信号线1008a，中间电压(例如1.2伏)施加至连接至第二晶体管的wlr1信号线1010a，标称电压(例如0.75伏)施加至连接至第三晶体管的wlr2信号线1012a，接地电压(例如0伏)施加至连接至所选的otp存储器单元1002的bl2信号线1006b。

第五(5)偏置电压1108组合第二偏置电压1102和第三偏置电压1104。负偏置施加在连接至所选择otp存储器单元1002的bl2信号线1006b上，升压wlr标称电压(例如0.75伏)施加至连接至所选的otp存储器单元1002中的第三晶体管的wlr2信号线1012a。

在图11中，示出了用于读取操作1110的示例性偏置电压。中间电压(例如1.4伏)施加至所选的otp存储器单元1002的wlp信号线1008a，标称电压(例如0.75伏)施加至连接至所选的otp存储器单元1002的wlr1和wlr2信号线1010a、1012a。接地电压(例如0伏)施加至连接至所选的otp存储器单元1002的bl2信号线1006b。对于未选的存储器单元，接地电压(例如0伏)施加至wlp信号线1008b、wlp信号线1008c、wlr1信号线1010b、1012b、以及wlr2信号线1010c，1012c，而标称电压(例如0.75伏)施加至bl1和bl3信号线1006a、1006c。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

一方面，一种一次性可编程(otp)存储器单元，包括与选择晶体管串联连接的反熔丝晶体管。反熔丝晶体管包括第一栅极、形成第一源极/漏极区的第一掺杂剂区、以及形成第二源极/漏极区的第二掺杂剂区。选择晶体管包括第二栅极、形成第三源极/漏极区的第二掺杂剂区、以及形成第四源极/漏极区的第三掺杂剂区。附加的第四掺杂剂区连接至第一掺杂剂区，并且部分地在反熔丝晶体管的第一栅极下面延伸。附加的第四掺杂剂区创建用于读取电流的附加电流路径。

在上述一次性可编程存储器单元中，还包括：第一接触件，至第一掺杂剂区；以及第二接触件，至第二掺杂剂区；以及导电元件，连接第一接触件和第二接触件。

在上述一次性可编程存储器单元中，通过第一偏置电压施加至第一接触件来激活附加电流路径，并且当偏置电压施加至第二接触件时，激活第二电流路径。

在上述一次性可编程存储器单元中，还包括：晕圈区，位于第一掺杂剂区和第二掺杂剂区之间，并且设置为邻近第一掺杂剂区和附加的第四掺杂剂区。

在上述一次性可编程存储器单元中，还包括：晕圈区，位于第二掺杂剂区和第三掺杂剂区之间，并且邻近第二掺杂剂区。

在上述一次性可编程存储器单元中，第一掺杂剂区、第二掺杂剂区、第三掺杂剂区、和附加的第四掺杂剂区形成有具有第一导电类型的一种或者多种掺杂剂。

在上述一次性可编程存储器单元中，一次性可编程存储器单元包括在存储器阵列中的多个一次性可编程存储器单元中。

在另一方面，一种otp存储器单元，包括：反熔丝晶体管；第一选择晶体管，可操作地连接至反熔丝晶体管；以及第二选择晶体管，可操作地连接至第一选择晶体管。第一字线读取信号线连接至第一选择晶体管的第一栅极。第二字线读取信号连接至第二选择晶体管的第二栅极和至第一字线读取信号线，使得第一选择晶体管和第二选择晶体管形成级联选择晶体管。

在上述一次性可编程存储器单元中，级联选择晶体管与反熔丝晶体管串联连接。

在上述一次性可编程存储器单元中，反熔丝晶体管的漏极/源极区连接至浮置区。

在上述一次性可编程存储器单元中，还包括：位线，连接至反熔丝晶体管、第一选择晶体管、和第二选择晶体管，其中，在编程操作期间，负偏置电压施加至位线。

在上述一次性可编程存储器单元中，第一偏置电压施加至连接至第一选择晶体管的第一栅极的第一字线读取信号线，并且，不同的第二偏置电压施加至连接至第二选择晶体管的第二栅极的第二字线读取信号线。

在又一方面，一种电子器件，包括：存储器阵列和可操作地连接至存储器阵列的处理器件。存储器阵列包括：一次性可编程(otp)存储器单元，包括与选择晶体管串联连接的反熔丝晶体管。反熔丝晶体管包括第一栅极、形成第一源极/漏极区的第一掺杂剂区、以及形成第二源极/漏极区的第二掺杂剂区。选择晶体管包括第二栅极、形成第三源极/漏极区的第二掺杂剂区、以及形成第四源极/漏极区的第三掺杂剂区。附加的第四掺杂剂区连接至第一掺杂剂区，并且部分地在反熔丝晶体管的第一栅极下面延伸。第一接触件连接至第一掺杂剂区。第二接触件连接至第二掺杂剂区。处理器件可操作，以使偏置电压施加至第一接触件，以激活由附加的第四掺杂剂区创建的用于读取电流的附加电流路径，并且施加至第二接触件，以激活用于读取电流的第二电流路径。

在上述电子器件中，一次性可编程存储器单元还包括连接至第一接触件和第二接触件的导电元件。

在上述电子器件中，一次性可编程存储器单元还包括连接至第一接触件或者第二接触件的一者的导电元件。

在上述电子器件中，一次性可编程存储器单元还包括：晕圈区，形成在第一掺杂剂区和第二掺杂剂区之间，并且邻近第一掺杂剂区和附加的第四掺杂剂区。

在上述电子器件中，一次性可编程存储器单元还包括：晕圈区，形成在第二掺杂剂区和第三掺杂剂区之间，并且邻近第二掺杂剂区。

在上述电子器件中，第一掺杂剂区、第二掺杂剂区、第三掺杂剂区、和附加的第四掺杂剂区形成有具有第一导电类型的一种或者多种掺杂剂。

在上述电子器件中，反熔丝晶体管的漏极/源极区连接至浮置区。

在上述电子器件中，还包括：行选择电路，可操作地连接至存储器阵列中的一个或者多个字线；以及列选择电路，可操作地连接至存储器阵列中的一个或者多个位线。

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