存储器装置及操作存储器装置的方法与流程

1.本公开涉及电子装置，并且更具体地涉及存储器装置及操作存储器装置的方法。


背景技术：

2.储存装置是在主机装置的控制下存储数据的装置。储存装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以分类为易失性存储器装置和非易失性存储器装置。
3.易失性存储器装置可以仅在从电源接收电力的同时存储数据。当切断供电时，易失性存储器装置中所存储的数据可以丢失。易失性存储器装置可以包括静态随机存取存储器(sram)、动态随机存取存储器(dram)等。
4.非易失性存储器装置可以是即使切断电源的电力也不会丢失数据的装置。非易失性存储器装置可以包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存等。


技术实现要素：

5.根据本公开的实施方式的存储器装置可以包括：存储器单元，其连接到位线；页缓冲器，其存储要存储在存储器单元中的数据；以及测试执行器，其控制页缓冲器以通过位线向页缓冲器的感测节点依次施加第一测试电压和电平低于第一测试电压的电平的第二测试电压，并根据感测节点的电位电平是否改变来检测感测节点的缺陷；并且页缓冲器可以包括：测试电压传送组件，其向感测节点发送第一测试电压或第二测试电压；感测节点连接器，其电连接位线和感测节点；以及感测锁存器，其锁存与感测节点的电位电平相对应的感测值，并向测试执行器提供感测值。
6.根据本公开的实施方式的操作存储器装置的方法可以包括：通过位线向页缓冲器的感测节点依次施加第一测试电压和电平低于第一测试电压的电平的第二测试电压；以及根据感测节点的电位电平是否被改变为小于预设参考电平来检测感测节点的缺陷。
附图说明
7.图1是例示根据本公开的实施方式的储存系统的图。
8.图2是例示根据本公开的实施方式的存储器装置的图。
9.图3是例示图2所示的多个存储块中的任何一个的结构的图。
10.图4是例示根据本公开的实施方式的页缓冲器的图。
11.图5是例示向图4所示的页缓冲器的感测节点施加第一测试电压的实施方式的图。
12.图6是例示向图4所示的页缓冲器的感测节点施加第二测试电压的实施方式的图。
13.图7是示意性地例示用于向感测节点施加第一测试电压和第二测试电压的控制信号的信号波形的图。
14.图8是例示检测图4所示的页缓冲器的感测节点的缺陷的实施方式的图。
15.图9是例示根据本公开的实施方式的操作存储器装置的方法的流程图。
16.图10是例示根据本公开的实施方式的存储器控制器的图。
17.图11是例示应用根据本公开的实施方式的储存装置的存储卡系统的框图。
18.图12是例示应用根据本公开的实施方式的储存装置的固态驱动器(ssd)系统的框图。
19.图13是例示应用根据本公开的实施方式的储存装置的用户系统的框图。
具体实施方式
20.仅例示了根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。可以以各种形式来执行根据本公开的构思的实施方式，并且描述不限于在本说明书或申请中描述的实施方式。
21.本公开的实施方式提供了通过感测感测节点的缺陷来防止性能降低的存储器装置及操作该存储器装置的方法。
22.根据本技术，提供了通过感测感测节点的缺陷来防止性能降低的存储器装置及操作该存储器装置的方法。
23.图1是例示根据本公开的实施方式的储存系统的图。
24.参照图1，储存系统可以实现为个人计算机(pc)、数据中心、企业数据储存系统、包括直连式存储(das)的数据处理系统、包括存储区域网络(san)的数据处理系统、以及包括网络附接存储(nas)的数据处理系统等。
25.储存系统可以包括储存装置1000和主机400。
26.储存装置1000可以是根据诸如蜂窝电话、智能电话、mp3播放器、膝上型计算机、台式计算机、游戏机、tv、平板pc、或车载信息娱乐系统之类的主机400的请求存储数据的装置。
27.根据作为与主机400的通信方法的主机接口，储存装置1000可以被制造为各种类型的储存装置之一。例如，储存装置1000可以被配置为诸如ssd，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，通用串行总线(usb)储存装置，通用闪存(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡类型储存装置，外围组件互连(pci)卡类型储存装置，pci-快速(pci-e)卡类型储存装置，紧凑型闪存(cf)卡，智能媒体卡以及记忆棒之类的各种类型的储存装置中的任何一种。
28.储存装置1000可以被制造为各种类型的封装件中的任何一种。例如，储存装置1000可以被制造为诸如层叠式封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级层叠封装(wsp)之类的各种类型的封装类型中的任何一种。
29.储存装置1000可以包括存储器装置100和存储器控制器200。
30.存储器装置100可以响应于存储器控制器200的控制而操作。例如，存储器装置100可以从存储器控制器200接收命令和地址，并且访问存储器单元(未示出)当中通过地址所选择的存储器单元。存储器装置100可以对通过地址所选择的存储器单元执行由命令所指示的操作。
31.命令可以是例如编程命令、读取命令或擦除命令，并且由命令所指示的操作可以
是例如编程操作(或写入操作)、读取操作或擦除操作。
32.例如，存储器装置100可以接收编程命令、地址和数据，并且将数据编程在通过地址所选择的存储器单元中。这里，要编程在被选存储器单元中的数据可以定义为写入数据。
33.例如，存储器装置100可以接收读取命令和地址，并从存储器单元阵列101中的通过地址所选择的区域读取数据。存储器装置100中所存储的数据当中的要从被选区域读取的数据可以被定义为读取数据。
34.例如，存储器装置100可以接收擦除命令和地址，并且擦除通过地址所选择的区域中存储的数据。
35.例如，存储器装置100可以用双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)、rambus动态随机存取存储器(rdram)、nand闪存、垂直nand闪存(垂直nand)、nor闪存、电阻式随机存取存储器(rram)、相变随机存取存储器(pram)、磁阻式随机存取存储器(mram)、铁电式随机存取存储器、自旋转移力矩随机存取存储器(stt-ram)等来实现。
36.在本说明书中，为了便于描述，假设存储器装置100是nand闪存。
37.存储器装置100可以在存储器控制器200的控制下存储写入数据，或者读取存储的读取数据并向存储器控制器200提供读取数据。
38.存储器装置100可以包括至少一个平面。一个平面可以包括存储器单元阵列101，该存储器单元阵列101包括存储数据的存储器单元。
39.存储器单元阵列101可以包括多个存储块(未示出)。存储块可以是执行擦除数据的擦除操作的单位。
40.存储块可以包括多个页(未示出)。页可以是执行存储写入数据的编程操作或读取所存储的读取数据的读取操作的单位。
41.存储器装置100可以响应于从外部控制器提供的测试命令tcmd而执行检测页缓冲器102的感测节点(未示出)的缺陷的测试操作。为此，存储器装置100可以包括测试执行器103。
42.作为实施方式，响应于从外部控制器输入的测试命令tcmd，测试执行器103可以控制页缓冲器102以向页缓冲器102的感测节点依次施加第一测试电压和第二测试电压，并根据感测节点的电位电平是否改变来检测感测节点的缺陷。
43.在实施方式中，第二测试电压可以是电平低于第一测试电压的电平的电压。
44.在实施方式中，当感测节点的电位电平改变时，测试执行器103可以检测到感测节点有缺陷。例如，当感测节点的电位电平从第一电平减小到低于第一电平的第二电平时，测试执行器103可以检测到感测节点有缺陷。
45.在实施方式中，当感测节点的电位电平不改变时，测试执行器103可以检测到感测节点是正常的。
46.在执行测试操作之后，存储器装置100可以向外部控制器提供测试数据tdata，作为对测试命令tcmd的响应。
47.测试数据tdata可以是指示测试操作的完成的数据、与页缓冲器102的感测节点的状态有关的数据、或者指示关于被检测为缺陷感测节点的感测节点的信息的数据。这里，感测节点的状态可以是例如正常状态或缺陷状态。
48.在实施方式中，当检测到感测节点的缺陷时，存储器装置100可以存储与缺陷感测节点有关的数据，并且响应于外部控制器的控制，可以向外部控制器提供与缺陷感测节点有关的数据来作为测试数据tdata。
49.在实施方式中，页缓冲器102的数量可以是多个。因此，存储器装置100可以向外部控制器输出针对每个感测节点的状态的测试数据tdata。另选地，存储器装置100可以向外部控制器选择性地输出针对每个感测节点的状态的测试数据tdata。
50.作为实施方式，外部控制器可以是在存储器装置100的制造步骤中测试存储器装置100的测试控制器。
51.作为实施方式，外部控制器可以是存储器控制器200。
52.存储器控制器200可以控制储存装置1000的整体操作。
53.当向储存装置1000施加电力时，存储器控制器200可以运行固件。当存储器装置100是闪存装置时，固件可以包括主机接口层、闪存转换层和闪存接口层。
54.主机接口层可以控制主机400和存储器控制器200之间的操作。
55.闪存转换层可以将从主机400提供的逻辑地址转换为物理地址。为此，存储器控制器200可以存储映射数据，该映射数据是逻辑地址和物理地址之间的对应关系。
56.闪存接口层可以控制存储器控制器200和存储器装置100之间的通信。
57.存储器控制器200可以响应于主机400的写入请求、读取请求和擦除请求而控制存储器装置100以分别执行编程操作、读取操作和擦除操作。
58.在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、物理地址和写入数据。
59.在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理地址。
60.在擦除操作中，存储器控制器200可以向存储器装置100提供擦除命令和物理地址。
61.存储器控制器200可以自主地生成命令、地址和数据，而与从主机400提供的请求无关。存储器控制器200可以向存储器装置100发送自主地生成的命令、地址和数据。
62.例如，存储器控制器200可以生成用于执行后台操作的命令、地址和数据。另外，存储器控制器200可以向存储器装置100提供命令、地址和数据。
63.后台操作可以是损耗均衡、读取回收或垃圾收集中的至少一种。
64.损耗均衡可以是指存储存储块的擦除次数并且将数据编程到具有最少擦除次数的存储块中的操作。
65.读取回收可以是指在存储块中所存储的数据发生不可校正的错误之前将存储在存储块中的数据移动到另一存储块的操作。
66.垃圾收集可以是指将存储块当中的坏块中所包含的有效数据复制到空闲块并擦除坏块中所包括的无效数据的操作。
67.存储器控制器200可以控制两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交织方法来控制存储器装置100以提高操作性能。
68.交织方法可以是控制两个或更多个存储器装置100的操作以交叠的方法。
69.在实施方式中，响应于主机400的测试请求，存储器控制器200可以向存储器装置
100提供指示执行测试操作的测试命令tcmd。
70.在实施方式中，响应于储存装置1000对应于寿命终止(end of life，eol)，存储器控制器200可以向存储器装置100提供测试命令tcmd。这里，eol可以是指储存装置1000的寿命接近终止的阶段。
71.基于从存储器装置100提供的测试数据tdata，存储器控制器200可以向存储器装置100提供控制命令(未示出)，该控制命令指示限制具有被检测为缺陷感测节点的感测节点的页缓冲器102的操作。
72.尽管未示出，但是储存装置1000还可以包括缓冲存储器。例如，可以用双倍数据速率同步动态随机存取存储器(ddr sdram)、低功率双倍数据速率4(lpddr4)sdram、图形双倍数据速率(gddr)sdram、低功率ddr(lpddr)和rambus动态随机存取存储器(rdram)中的任何一个来实现缓冲存储器。
73.主机400可以通过接口(未示出)与储存装置1000通信。
74.接口可以用串行高级技术附件(sata)接口、快速sata(sata express)接口、串行附接小型计算机系统接口(sas)接口、快速外围组件互连(pcie)接口、快速非易失性存储器(nvme)接口、高级主机控制器接口(ahci)或多媒体卡接口来实现。然而，接口不限于此。
75.主机400可以与储存装置1000通信以将写入数据存储在储存装置1000中或获得储存装置1000中所存储的读取数据。
76.在实施方式中，主机400可以向储存装置1000提供写入请求，以用于请求将写入数据存储在储存装置1000中。此外，主机400可以向储存装置1000提供写入请求、写入数据和用于标识写入数据的逻辑地址。
77.储存装置1000可以响应于从主机400提供的写入请求而将由主机400提供的写入数据存储在存储器装置100中，并向主机400提供存储完成的响应。
78.在实施方式中，主机400可以向储存装置1000提供读取请求，以用于请求将储存装置1000中所存储的数据提供给主机400。此外，主机400可以向储存装置1000提供读取请求和读取地址。
79.储存装置1000可以响应于从主机400提供的读取请求而从存储器装置100中读取与由主机400提供的读取地址相对应的读取数据，并向主机400提供读取数据作为对读取请求的响应。
80.图2是例示根据本公开的实施方式的存储器装置的图。
81.参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑130可以是根据算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
82.图2所示的存储器单元阵列110可以是图1所示的存储器单元阵列101。
83.图2所示的存储器单元阵列110可以包括多个存储块mb1至mbk(k是正整数)。这里，多个存储块mb1至mbk的数量仅是用于描述本公开的实施方式的示例，而不限于此。
84.存储块mb1至mbk中的每个可以连接至本地线ll和位线bl1至bln(n是正整数)。
85.本地线ll可以连接到行解码器122。
86.本地线ll可以连接到存储块mb1至mbk中的每一个。
87.尽管未示出，本地线ll可以包括第一选择线、第二选择线以及布置在第一选择线
和第二选择线之间的多条字线。
88.尽管未示出，本地线ll还可以包括布置在第一选择线和字线之间的虚设线、布置在第二选择线和字线之间的虚设线以及管道线。
89.位线bl1至bln可以共同连接至存储块mb1至mbk。
90.存储块mb1至mbk可以被实现为二维或三维结构。
91.例如，在二维结构的存储块mb1至mbk中，可以在与基板平行的方向上布置存储器单元。
92.例如，在三维结构的存储块mb1至mbk中，存储器单元可以在垂直方向上层叠在基板上。
93.外围电路120可以包括电压发生器121、行解码器122、页缓冲器组123、列解码器124、输入/输出电路(i/o电路)125和感测电路126。
94.电压发生器121可以响应于操作命令op_cmd而生成用于编程操作、读取操作和擦除操作的各种操作电压vop。另外，电压发生器121可以响应于操作命令op_cmd而使本地线ll选择性地放电。例如，电压发生器121可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、接通电压、读取电压、擦除电压、源极线电压等。
95.作为实施方式，电压发生器121可以调整外部电源电压以生成内部电源电压。由电压发生器121所生成的内部电源电压用作存储器装置100的操作电压。
96.作为实施方式，电压发生器121可以使用外部电源电压或内部电源电压生成多个电压。例如，电压发生器121可以包括接收内部电源电压的多个泵送电容器，并且可以响应于控制逻辑130的控制通过选择性地激活多个泵送电容器来生成多个电压。多个所生成的电压可以由行解码器122提供给存储器单元阵列110。
97.作为实施方式，电压发生器121可以响应于控制逻辑130的控制而使用外部电源电压来生成第一测试电压。
98.作为实施方式，第一测试电压的电平可以高于内部电源电压的电压电平。
99.作为实施方式，电压发生器121可以使用外部电源电压或内部电源电压来生成第二测试电压。例如，电压发生器121可以响应于控制逻辑130的控制而基于内部电源电压来生成测试电压。
100.作为实施方式，第二测试电压的电平可以低于第一测试电压的电平。例如，第二测试电压的电平可以是地。然而，本公开不限于此。
101.尽管未示出，可以向页缓冲器组123供应由电压发生器121生成的第一测试电压或第二测试电压。
102.行解码器122可以响应于行地址radd而向本地线ll传送操作电压vop。操作电压vop可以通过本地线ll被传送至被选存储块mb1至mbk。
103.例如，在编程操作期间，行解码器122可以向被选字线施加编程电压并且向未选字线施加电平小于编程电压的电平的编程通过电压。在编程验证操作期间，行解码器122可以向被选字线施加验证电压并且向未选字线施加大于验证电压的验证通过电压。
104.在读取操作期间，行解码器122可以向被选字线施加读取电压，并且向未选字线施加大于读取电压的读取通过电压。
105.在擦除操作期间，行解码器122可以根据经解码的地址选择一个存储块。在擦除操
作期间，行解码器122可以向连接到被选存储块的字线施加地电压。
106.页缓冲器组123可以包括第一页缓冲器pb1至第n页缓冲器pbn。第一页缓冲器pb1至第n页缓冲器pbn可以分别通过第一位线bl1至第n位线bln连接到存储器单元阵列110。第一页缓冲器pb1至第n页缓冲器pbn可以响应于控制逻辑130的控制而操作。
107.例如，第一页缓冲器pb1至第n页缓冲器pbn可以响应于页缓冲器控制信号pbsignals而操作。例如，第一页缓冲器pb1至第n页缓冲器pbn可以临时存储通过第一位线bl1至第n位线bln接收的数据，或者可以在读取操作或验证操作期间感测位线bl1至bln的电压或电流。
108.在编程操作期间，当向被选字线施加编程电压时，第一页缓冲器pb1至第n页缓冲器pbn可以临时存储通过列解码器124和输入/输出电路125接收的数据data并通过第一位线bl1至第n位线bln向被选存储器单元传送数据data。根据传送的数据data对被选页的存储器单元进行编程。与被施加以编程允许电压(例如，地电压)的位线连接的存储器单元可以具有增加的阈值电压。与被施加以编程禁止电压(例如，电源电压)的位线连接的存储器单元的阈值电压可以保持。
109.在验证操作期间，第一页缓冲器pb1至第n页缓冲器pbn可以通过第一位线bl1至第n位线bln感测被选存储器单元中存储的数据，并且可以临时存储被选存储器单元中存储的数据。
110.在读取操作期间，第一页缓冲器pb1至第n页缓冲器pbn可以通过第一位线bl1至第n位线bln感测来自被选页的存储器单元的数据data，临时存储所感测的数据data，并且在列解码器124的控制下向输入/输出电路125输出临时存储的数据data。
111.在擦除操作期间，第一页缓冲器pb1至第n页缓冲器pbn可以使第一位线bl1至第n位线bln浮置。
112.作为实施方式，第一页缓冲器pb1至第n页缓冲器pbn可以向感测节点依次传送从电压发生器121输出的第一测试电压和第二测试电压。
113.例如，第一页缓冲器pb1至第n页缓冲器pbn可以在第一时段期间向感测节点传送第一测试电压，并且在第一时段之后的第二时段期间向感测节点传送第二测试电压。
114.作为另一示例，第一页缓冲器pb1至第n页缓冲器pbn可以在第一时段期间向感测节点传送第二测试电压，并且在第一时段之后的第二时段期间向感测节点传送第一测试电压。
115.列解码器124可以响应于列地址cadd而在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线dl与页缓冲器pb1至pbn交换数据，或者可以通过列线cl与输入/输出电路125交换数据。
116.输入/输出电路125可以向控制逻辑130传送从存储器控制器200接收的命令cmd和地址add，或者可以与列解码器124交换数据data。
117.参照图1和图2，在实施方式中，输入/输出电路125可以向控制逻辑130传送从存储器控制器200输出的测试命令tcmd。
118.在读取操作或验证操作期间，感测电路126可以响应于允许位vry_bit《#》信号而生成参考电流，并且将从页缓冲器组123接收的感测电压vpb与通过参考电流所生成的参考电压进行比较，以输出通过信号pass或失败信号fail。
119.控制逻辑130可以响应于命令cmd和地址add而输出操作命令op_cmd、行地址radd、页缓冲器控制信号pbsignals以及允许位vry_bit《#》以控制外围电路120。
120.作为实施方式，控制逻辑130可以包括图1所示的测试执行器103。
121.参照图1和图2，作为实施方式，响应于从外部控制器(例如，存储器控制器200)输入的测试命令tcmd，测试执行器103可以控制电压发生器121以生成第一测试电压和第二测试电压。另外，响应于测试命令tcmd，测试执行器103可以控制页缓冲器以通过位线(例如，第一位线bl1至第n位线bln中的任何一条)向页缓冲器(例如，第一页缓冲器pb1至第n页缓冲器pbn中的任何一个)的感测节点依次施加第一测试电压和第二测试电压。另外，测试执行器103可以根据页缓冲器的感测节点的电位电平是否改变来检测页缓冲器的感测节点的缺陷。
122.在实施方式中，用于由测试执行器103控制页缓冲器的每个页缓冲器控制信号pbsignals可以包括位线偏置信号、位线选择信号、位线放电信号、感测节点感测信号，页缓冲器感测信号、第一控制信号、第二控制信号、复位信号、第一置位信号、第二置位信号等，如稍后参照图4所描述的。
123.图3是例示图2所示的多个存储块中的任何一个的结构的图。
124.参照图3，图3所示的存储块mbi可以是图2的存储块mb1至mbk中的任何一个。
125.存储块mbi可以包括第一选择线、第二选择线、多条字线wl1至wl16、源极线sl、多条位线bl1至bln以及多个串st。
126.第一选择线可以是例如源极选择线ssl。在下文中，假设第一选择线是源极选择线ssl。
127.第二选择线可以是例如漏极选择线dsl。在下文中，假设第二选择线是漏极选择线dsl。
128.多条字线wl1至wl16可以在源极选择线ssl和漏极选择线dsl之间平行布置。
129.图3所示的字线wl1至wl16的数量为示例，并且不限于附图中所示的数量。
130.源极线sl可以共同连接到多个串st。
131.多条位线bl1至bln可以分别连接至串st。
132.多个串st可以连接至位线bl1至bln和源极线sl。
133.由于串st可以被配置为彼此相同，因此描述连接到第一位线bl1的串st作为示例。
134.串st可以包括多个存储器单元mc1至mc16、至少一个第一选择晶体管和至少一个第二选择晶体管。
135.多个存储器单元mc1至mc16可以串联连接在源极选择晶体管sst和漏极选择晶体管dst之间。
136.存储器单元mc1至mc16的栅电极可以分别连接至多条字线wl1至wl16。因此，一个串st中所包含的存储器单元mc1至mc16的数量可以与字线wl1至wl16的数量相同。
137.多个存储器单元mc1至mc16中的任何一个可以由slc、mlc、tlc和qlc中的任何一个来配置。
138.在不同串st中所包括的存储器单元当中连接到相同字线的一组存储器单元可以被称为物理页pg。因此，存储块mbi可以包括与字线wl1至wl16的数量相对应的物理页pg。在下文中，假设物理页pg中所包括的存储器单元(例如，mc3)是被选存储器单元。
139.第一选择晶体管可以是例如源极选择晶体管sst。在下文中，假设第一选择晶体管是源极选择晶体管sst。
140.源极选择晶体管sst的第一电极可以连接至源极线sl。源极选择晶体管sst的第二电极可以连接到多个存储器单元mc1至mc16当中的第一存储器单元mc1。源极选择晶体管sst的栅电极可以连接至源极选择线ssl。
141.第二选择晶体管可以是例如漏极选择晶体管dst。在下文中，假设第二选择晶体管是漏极选择晶体管dst。
142.漏极选择晶体管dst的第一电极可以连接到多个存储器单元mc1至mc16当中的第十六存储器单元mc16。漏极选择晶体管dst的第二电极可以连接到第一位线bl1。漏极选择晶体管dst的栅电极可以连接至漏极选择线dsl。
143.图4是例示根据本公开的实施方式的页缓冲器的图。
144.参照图4，页缓冲器300可以是图1所示的页缓冲器102，或者图2所示的第一页缓冲器pb1至第n页缓冲器pbn中的任何一个。
145.图4所示的页缓冲器300可以包括测试电压传送组件310、感测节点连接器320和感测锁存器330。
146.测试电压传送组件310可以向感测节点so传送第一测试电压vext或第二测试电压。
147.这里，第二测试电压的电平可以低于第一测试电压vext的电平。例如，第二测试电压可以是地(ground)。然而，本公开不限于此。在下文中，为了便于描述，假设第二测试电压是地。
148.例如，测试执行器103向测试电压传送组件310提供位线选择信号sel_bl。这里，位线选择信号sel_bl可以是使多个页缓冲器当中的要测试的页缓冲器300和位线bl电连接的信号。
149.测试执行器103可以向测试电压传送组件310依次提供位线偏置信号bl_bias和位线放电信号bldis。这里，位线偏置信号bl_bias可以是指示向感测节点so施加第一测试电压vext的信号，并且位线放电信号bldis可以是指示向感测节点so施加第二测试电压的信号。
150.测试电压传送组件310可以响应于位线偏置信号bl_bias而向位线bl提供第一测试电压vext。测试电压传送组件310可以响应于位线放电信号bldis而向位线bl提供第二测试电压。
151.在实施方式中，测试电压传送组件310可以包括第一晶体管n1至第三晶体管n3。
152.第一晶体管n1可以响应于位线偏置信号bl_bias而导通。位线偏置信号bl_bias可以施加到第一晶体管n1的栅电极，第一测试电压vext可以施加到第一晶体管n1的第一电极，并且第一晶体管n1的第二电极可以连接到位线bl。第一晶体管n1可以被称为偏置晶体管。
153.第二晶体管n2可以响应于位线选择信号sel_bl而导通。位线选择信号sel_bl可以施加到第二晶体管n2的栅电极，第二晶体管n2的第一电极可以连接到位线bl，并且第二晶体管n2的第二电极可以连接到第三晶体管n3的第一电极。
154.第三晶体管n3可以响应于位线放电信号bldis而导通。位线放电信号bldis可以施
加到第三晶体管n3的栅电极，第三晶体管n3的第一电极可以连接到第二晶体管n2的第二电极，并且第二测试电压可以施加到第三晶体管n3的第二电极。在实施方式中，第三晶体管n3的第二电极可以连接至地。第三晶体管n3可以称为放电晶体管。
155.尽管未示出，但是位线偏置信号bl_bias流过的信号线和位线放电信号bldis流过的信号线可以设置在不同的层上。由于位线偏置信号bl_bias流过的信号线和位线放电信号bldis流过的信号线层叠在不同的层上，因此可以通过在不向页缓冲器300提供数据的情况下改变感测节点so的电位来检查感测节点是否有缺陷。
156.在实施方式中，测试执行器103可以向感测节点连接器320提供指示将位线bl和感测节点so连接的连接信号。这里，连接信号可以包括例如页缓冲器感测信号pbsense和感测节点感测信号sa_sense。
157.感测节点连接器320可以将位线bl和感测节点so电连接。例如，感测节点连接器320可以响应于页缓冲器感测信号pbsense和感测节点感测信号sa_sense而将位线bl、公共感测节点cso和感测节点so电连接。
158.感测节点连接器320可以包括第四晶体管n4至第九晶体管n9。
159.第四晶体管n4可以响应于页缓冲器感测信号pbsense而导通。页缓冲器感测信号pbsense可以施加到第四晶体管n4的栅电极，第四晶体管n4的第一电极可以连接到测试电压传送组件310，并且第四晶体管n4的第二电极可以连接到公共感测节点cso。
160.作为实施方式，第四晶体管n4的第一电极可以连接到与第二晶体管n2的第二电极和第三晶体管n3的第一电极电连接的节点。
161.第五晶体管n5可以响应于感测节点感测信号sa_sense而导通。感测节点感测信号sa_sense可以施加到第五晶体管n5的栅电极，第五晶体管n5的第一电极可以连接到感测节点so，第五晶体管n5的第二电极可以连接到公共感测节点cso。
162.第六晶体管n6可以响应于感测节点预充电信号sa_prech_n而导通。感测节点预充电信号sa_prech_n可以施加到第六晶体管n6的栅电极，第六晶体管n6的第一电极可以连接到公共感测节点cso，并且第六晶体管n6的第二电极可以连接到第七晶体管n7的第一电极、第八晶体管n8的第二电极和第九晶体管n9的第一电极。
163.第七晶体管n7可以根据感测锁存器330的第一锁存节点qs的电位电平而导通。第七晶体管n7的栅电极可以连接至第一锁存节点qs，第七晶体管n7的第一电极可以连接到第六晶体管n6的第二电极和第八晶体管n8的第二电极，并且内核电压vcore可以施加到第七晶体管n7的第二电极。内核电压vcore可以是以上参照图2描述的内部电源电压。
164.第八晶体管n8可以响应于第一控制信号sa_pre_n而导通。第一控制信号sa_pre_n可以输入到第八晶体管n8的栅电极，内核电压vcore可以施加到第八晶体管n8的第一电极，并且第八晶体管n8的第二电极可以连接到第六晶体管n6的第二电极、第七晶体管n7的第一电极和第九晶体管n9的第一电极。
165.第九晶体管n9可以响应于第二控制信号sa_csoc而导通。第二控制信号sa_csoc可以输入到第九晶体管n9的栅电极，第九晶体管n9的第一电极可以连接到第六晶体管n6的第二电极、第七晶体管n7的第一电极和第八晶体管n8的第二电极，并且第九晶体管n9的第二电极可以连接到公共感测节点cso。
166.感测锁存器330可以锁存与感测节点so的电位电平相对应的感测值，并向测试执
行器103提供感测值。
167.感测锁存器可以包括反相器iv1和iv2以及第十晶体管n10至第十三晶体管n13。
168.反相器iv1和iv2可以反向并联连接在第一锁存节点qs和第二锁存节点qs_n之间。
169.第十晶体管n10和第十一晶体管n11可以串联连接在第一锁存节点qs和地之间。第十晶体管n10可以响应于复位信号srst而导通，而第十一晶体管n11可以响应于第一置位信号pbset而导通。当第十晶体管n10和第十一晶体管n11导通时，第一锁存节点qs和地可以电连接。
170.例如，在感测节点so被预充电到第一电平(例如，高电平)的状态下，当复位信号srst输入到第十晶体管n10并且第一置位信号pbset输入到第十一晶体管n11时，第一锁存节点qs可以被初始化为低于第一电平的第二电平(例如，低电平)，并且第二锁存节点qs_n可以被初始化为第一电平。
171.第十二晶体管n12和第十三晶体管n13可以串联连接在第二锁存节点qs_n和地之间。第十二晶体管n12可以根据感测节点so的电位电平而导通，并且第十三晶体管n13可以响应于第二置位信号sset而导通。当第十二晶体管n12和第十三晶体管n13导通时，第二锁存节点qs_n和地可以电连接。
172.例如，在感测节点so被预充电到第一电平(例如，高电平)的状态下，当第二置位信号sset施加到第十三晶体管n13时，第一锁存节点qs可以被设置为第一电平，并且第二锁存节点qs_n可以被设置为低于第一电平的第二电平(例如，低电平)。
173.上述控制信号bl_bias、sel_bl、bldis、pbsense、sa_csoc、sa_pre_n、sa_prech_n、sa_sense、sa_disch、srst、pbset和sset到晶体管n1至n13的输入可以意味着根据预设定时向晶体管n1至n13输入导通电平的控制信号。如本文中关于参数所使用的词“预设”(诸如，预设定时和预设参考电平)是指在过程或算法中使用参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但在过程或算法中使用参数之前确定该参数的值。
174.上述控制信号bl_bias、sel_bl、bldis、pbsense、sa_csoc、sa_pre_n、sa_prech_n、sa_sense、sa_disch、srst、pbset和sset没有输入到晶体管n1至13可以意味着根据预设定时向晶体管n1至n13输入截止电平的控制信号。
175.图5是例示向图4所示的页缓冲器的感测节点施加第一测试电压的实施方式的图，图6是例示向图4所示的页缓冲器的感测节点施加第二测试电压的实施方式的图，并且图7是示意性地例示用于向感测节点施加第一测试电压和第二测试电压的控制信号的信号波形的图。
176.参照图1、图2和图5，测试执行器103可以将位线偏置信号bl_bias、位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense输入到第一晶体管n1、第二晶体管n2、第四晶体管n4和第五晶体管n5，使得第一测试电压vext被施加到感测节点so。因此，第一晶体管n1、第二晶体管n2、第四晶体管n4和第五晶体管n5可以导通，并且第三晶体管n3和第六晶体管n6至第九晶体管n9可以截止。在这种情况下，可以形成电连接第一晶体管n1、位线bl、第二晶体管n2、第四晶体管n4、公共感测节点cso和第五晶体管n5的第一路径，并且可以通过第一路径(即，图5所示的虚线)向感测节点so施加第一测试电压。
177.在实施方式中，响应于偏置晶体管(例如，第一晶体管n1)的导通和放电晶体管(例
如，第三晶体管n3)的截止，感测节点so的电位电平可以从第二电平(例如，低电平)改变为第一电平(例如，高电平)。
178.参照图7，在第一时间点t1，位线偏置信号bl_bias、位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以从第二电平(例如，低电平low(低))改变为第一电平(例如，高电平high(高))。在第一时间点t1，位线放电信号bldis可以从第一电平改变为第二电平。
179.在与从第一时间点t1到第二时间点t2的时段相对应的第一时段期间，位线偏置信号bl_bias、位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以保持第一电平，并且位线放电信号bldis可以保持第二电平。在第一时段期间可以向感测节点so施加第一测试电压vext。
180.参照图1、图2和图6，测试执行器103可以向第二晶体管n2至第五晶体管n5输入位线选择信号sel_bl、位线放电信号bldis、页缓冲器感测信号pbsense和感测节点感测信号sa_sense，使得第二测试电压(例如，地)被施加至感测节点so。因此，第二晶体管n2至第五晶体管n5可以导通，并且第一晶体管n1和第六晶体管n6至第九晶体管n9可以截止。在这种情况下，可以形成电连接位线bl、第二晶体管n2、第三晶体管n3、第四晶体管n4、公共感测节点cso和第五晶体管n5的第二路径，并且可以通过第二路径向感测节点so施加第二测试电压。
181.参照图7，在第二时间点t2，位线偏置信号bl_bias可以从第一电平(例如，高电平high)改变为第二电平(例如，低电平low)。在第二时间点t2，位线放电信号bldis可以从第二电平改变为第一电平。位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以是第一电平。
182.在与从第二时间点t2到第三时间点t3的时段相对应的第二时段期间，位线偏置信号bl_bias可以保持第二电平，并且位线选择信号sel_bl、页缓冲器感测信号pbsense、感测节点感测信号sa_sense和位线放电信号bldis可以保持第一电平。可以在第二时段期间向感测节点so施加第二测试电压。
183.在实施方式中，响应于偏置晶体管(例如，第一晶体管n1)的截止以及放电晶体管(例如，第三晶体管n3)的导通，感测节点so的电位电平可以从第一电平(例如，高电平)改变为第二电平(例如，低电平)。
184.如图1、图2和图7所示，测试执行器103可以在与从第一时间点t1至第二时间点t2相对应的第一时段期间，向感测节点so施加第一测试电压vext，并且在与从第二时间点t2到第三时间点t3相对应的第二时段期间，向感测节点so施加第二测试电压。然而，本公开不限于此。
185.尽管未示出，但是测试执行器103可以在与从第一时间点t1到第二时间点t2的时段相对应的第一时段期间，向感测节点so施加第二测试电压，并且在与从第二时间点t2到第三时间点t3的时段相对应的第二时段期间，向感测节点so施加第一测试电压vext。
186.类似地，如图7所示，在与从第一时间点t1到第二时间点t2的时段相对应的第一时段期间，第一电平的位线偏置信号bl_bias和第二电平的位线放电信号bldis可以输入到测试电压传送组件310。在与从第二时间点t2到第三时间点t3的时段相对应的第二时段期间，第二电平的位线偏置信号bl_bias和第一电平的位线放电信号bldis可以输入到测试电压
传送组件310。然而，本公开不限于此。
187.例如，测试执行器103可以在向测试电压传送组件310提供第一电平的位线偏置信号bl_bias之后，向测试电压传送组件310提供第一电平的位线放电信号bldis。
188.尽管未示出，但是在第一时段期间，第二电平的位线偏置信号bl_bias和第一电平的位线放电信号bldis可以输入到测试电压传送组件310，并且在第二时段期间，第一电平的位线偏置信号bl_bias和第二电平的位线放电信号bldis可以输入到测试电压传送组件310。
189.例如，测试执行器103可以在向测试电压传送组件310提供第一电平的位线放电信号bldis之后，向测试电压传送组件310提供第一电平的位线偏置信号bl_bias。
190.图8是例示检测图4所示的页缓冲器的感测节点的缺陷的实施方式的图。
191.参照图4和图8，测试执行器103可以在向感测节点so施加第一测试电压vext和第二测试电压之后执行将感测节点so的电位电平从第二电平(例如，低电平)改变为第一电平(例如，高电平)的预充电操作。
192.参照图4和图8，例如，在第一时间点t1，位线偏置信号bl_bias、位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以从第二电平改变为第一电平。位线放电信号bldis可以从第一电平改变为第二电平。在这种情况下，可以通过第一测试电压vext来增加感测节点so的电位电平。
193.在第二时间点t2，位线偏置信号bl_bias可以从第一电平改变为第二电平。位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以保持第一电平。位线放电信号bldis可以保持第二电平。另外，感测节点so的电位电平可以从第二电平改变为第一电平。也就是说，感测节点so可以被预充电至第一电平。
194.在从第一时间点t1到第三时间点t3的时段期间，位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以保持第一电平，并且位线放电信号bldis可以保持第二电平。
195.在感测节点so被预充电之后，测试执行器103可以通过使用感测锁存器330的感测值，响应于感测节点so的电位电平从第一电平改变为小于预设参考电平而检测感测节点so的缺陷。
196.在第三时间点t3，位线选择信号sel_bl、页缓冲器感测信号pbsense和感测节点感测信号sa_sense可以从第一电平改变为第二电平。位线放电信号bldis可以从第二电平改变为第一电平。这里，当感测节点so的电位电平被保持为第一电平时，感测节点so的状态可以被检测为正常状态normal(正常)。当感测节点so的电位电平从第一电平减小并且感测节点so的电位电平小于参考电平时，感测节点so的状态可以被检测为缺陷状态defect(缺陷)。
197.图9是例示根据本公开的实施方式的操作存储器装置的方法的流程图。
198.参照图1和图9，存储器装置100依次施加第一测试电压和第二测试电压(s110)。
199.例如，测试执行器103可以通过位线向页缓冲器102的感测节点依次施加第一测试电压和第二测试电压。
200.例如，测试执行器103可以向页缓冲器102提供指示向感测节点施加第一测试电压的位线偏置信号，并且可以在提供位线偏置信号之后向页缓冲器102施加指示向感测节点
施加第二测试电压的位线放电信号。
201.作为另一示例，测试执行器103可以向页缓冲器102提供指示向感测节点施加第二测试电压的位线放电信号，并且可以在提供位线放电信号之后向页缓冲器102施加指示向感测节点施加第一测试电压的位线偏置信号。
202.在实施方式中，随着施加第一测试电压，感测节点的电位电平可以从第二电平改变为第一电平。
203.在实施方式中，随着施加第二测试电压，感测节点的电位电平可以被改变为低于第一电平的第二电平。
204.存储器装置100执行预充电操作，使得感测节点的电位变为逻辑高(s120)。
205.例如，在向感测节点施加第一测试电压和第二测试电压之后，测试执行器103可以执行将感测节点的电位电平从第二电平改变为高于第二电平的第一电平的预充电操作。
206.存储器装置100感测感测节点的电位电平(s130)，并确定感测节点的电位电平是否小于预设参考电平(s140)。
207.例如，测试执行器103可以在特定时间点将位线选择信号、页缓冲器感测信号和感测节点感测信号从第一电平改变为第二电平，并且可以将位线放电信号从第一电平改变为第二电平。在这种情况下，感测节点的电位电平可以保持为第一电平或从第一电平下降。
208.当感测节点的电位电平小于参考电平(s140，是)时，存储器装置100确定感测节点是有缺陷的(s150)。
209.当感测节点的电位电平等于或大于参考电平(s140，否)时，存储器装置100确定感测节点是正常的(s160)。
210.图10是例示根据本公开的实施方式的存储器控制器的图。
211.参照图1和图10，存储器控制器200可以包括处理器210、ram 220、纠错电路230、rom 260、主机接口270和闪存接口280。
212.处理器210可以控制存储器控制器200的整体操作。
213.ram 220可以用作存储器控制器200的缓冲存储器、缓存存储器、操作存储器等。例如，缓冲存储器可以是ram 220，并且在实施方式中，缓冲存储器可以是sram。
214.rom 260可以以固件形式存储存储器控制器200进行操作所需的各种信息。
215.存储器控制器200可以通过主机接口270与外部装置(例如，主机400、应用处理器等)通信。
216.存储器控制器200可以通过闪存接口280与存储器装置100通信。存储器控制器200可以通过闪存接口280向存储器装置100发送命令cmd、地址addr、控制信号ctrl等并且接收数据data。
217.例如，闪存接口280可以包括nand接口。
218.图11是例示应用根据本公开的实施方式的储存装置的存储卡系统的框图。
219.参照图1和图11，存储卡系统2000包括存储器装置2100、存储器控制器2200和连接器2300。
220.例如，存储器装置2100可以由诸如电可擦除可编程rom(eeprom)、nand闪存、nor闪存、相变ram(pram)、电阻式ram(reram)、铁电式ram(fram)和自旋转移力矩磁性ram(stt-mram)之类的各种非易失性存储器元件构成。
221.存储器控制器2200连接到存储器装置2100。存储器控制器2200被配置为访问存储器装置2100。例如，存储器控制器2200可以被配置为控制存储器装置2100的读取操作、写入操作、擦除操作和后台操作。存储器控制器2200被配置为提供存储器装置2100和主机400之间的接口。存储器控制器2200被配置为驱动用于控制存储器装置2100的固件。存储器控制器2200可以与参照图1描述的存储器控制器200等同地实现。
222.例如，存储器控制器2200可以包括诸如随机存取存储器(ram)、处理器、主机接口、存储器接口和纠错电路之类的组件。
223.存储器控制器2200可以通过连接器2300与外部装置通信。存储器控制器2200可以根据特定的通信标准与外部装置(例如，主机400)通信。例如，存储器控制器2200被配置为通过诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、pci-快速(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire(火线)、通用闪存(ufs)、wi-fi、bluetooth(蓝牙)和nvme之类的各种通信标准中的至少一种与外部装置通信。例如，连接器2300可以由以上描述的各种通信标准中的至少一种来定义。
224.存储器装置2100和存储器控制器2200可以集成到一个半导体装置中以构造存储卡。例如，存储器控制器2200和存储器装置2100可以集成到一个半导体装置中，以构造诸如pc卡(个人计算机存储卡国际协会(pcmcia))、紧凑型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒、多媒体卡(mmc、rs-mmc、微型mmc或emmc)、sd卡(sd、迷你sd、微型sd或sdhc)和通用闪存(ufs)之类的存储卡。
225.图12是例示应用根据本公开的实施方式的储存装置的固态驱动器(ssd)系统的框图。
226.参照图1和图12，ssd系统包括主机400和ssd 3000。
227.ssd 3000通过信号连接器3001与主机400交换信号sig，并通过电源连接器3002接收电源pwr。ssd 3000包括ssd控制器3200，多个闪存3100_1、3100_2和3100_n，辅助电源装置3300和缓冲存储器3400。
228.根据本公开的实施方式，ssd控制器3200可以执行参照图1描述的存储器控制器200的功能。
229.ssd控制器3200可以响应于从主机400接收的信号sig而控制多个闪存3100_1、3100_2和3100_n。例如，信号sig可以是基于主机400和ssd 3000之间的接口的信号。例如，信号sig可以是由诸如通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc(emmc)、外围组件互连(pci)、pci-快速(pci-e)、高级技术附件(ata)、串行ata、并行ata、小型计算机系统接口(scsi)、增强型小型磁盘接口(esdi)、集成驱动电子设备(ide)、firewire(火线)、通用闪存(ufs)、wi-fi、bluetooth(蓝牙)和nvme之类的接口中的至少一个接口所限定的信号。
230.辅助电源装置3300通过电源连接器3002连接到主机400。辅助电源装置3300可以从主机400接收电源pwr并且可以对电源进行充电。当来自主机400的电源不平稳时，辅助电源装置3300可以提供ssd 3000的电源。例如，辅助电源装置3300可以位于ssd 3000中或者可以位于ssd 3000外部。例如，辅助电源装置3300可以位于主板上，并且可以向ssd 3000提供辅助电源。
231.缓冲存储器3400可以临时存储数据。例如，缓冲存储器3400可以临时存储从主机
400接收的数据或从多个闪存3100_1、3100_2和3100_n接收的数据，或者可以临时存储闪存3100_1、3100_2和3100_n的元数据(例如，映射表)。缓冲存储器3400可以包括诸如dram、sdram、ddr sdram、lpddr sdram和gram之类的易失性存储器，或者诸如fram、reram、stt-mram和pram之类的非易失性存储器。
232.图13是例示应用根据本公开的实施方式的储存装置的用户系统的框图。
233.参照图13，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
234.应用处理器4100可以驱动用户系统4000中所包括的组件、操作系统(os)、用户程序等。例如，应用处理器4100可以包括控制应用处理器4100中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(soc)。
235.存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或缓存存储器。存储器模块4200可以包括诸如dram、sdram、ddr sdram、ddr2 sdram、ddr3 sdram、lpddr sdarm、lpddr2 sdram、和lpddr3sdram之类的易失性随机存取存储器，或者诸如pram、reram、mram和fram之类的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于层叠式封装(pop)来进行封装，并且被提供为一个半导体封装件。
236.网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如码分多址(cdma)、全球移动通信系统(gsm)、宽带cdma(wcdma)、cdma-2000、时分多址(tdma)、长期演进、wimax、wlan、uwb、bluetooth(蓝牙)和wi-fi之类的无线通信。例如，网络模块4300可以包括在应用处理器4100中。
237.储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收到的数据。另选地，储存模块4400可以向应用处理器4100发送储存模块4400中所存储的数据。例如，储存模块4400可以用诸如相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、nand闪存、nor闪存和三维nand闪存之类的非易失性半导体存储器元件来实现。例如，储存模块4400可以被提供为用户系统4000的外部驱动器以及诸如存储卡之类的可移除储存装置(可移除驱动器)。
238.例如，储存模块4400可以与参考图1描述的储存装置1000相同地操作。储存模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。
239.用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(lcd)、有机发光二极管(oled)显示装置、有源矩阵oled(amoled)显示装置、led、扬声器和监视器。
240.相关申请的交叉引用
241.本技术要求于2020年9月14日在韩国知识产权局提交的韩国专利申请no.10-2020-0117889的优先权，其全部公开内容通过引用合并于此。