基于RS编码盲同步的bit位移处理方法和装置与流程

基于rs编码盲同步的bit位移处理方法和装置
技术领域
1.本发明涉及通用公共无线接口(cpri，common public radio interface)技术领域，特别是基于rs编码盲同步的bit位移处理方法和装置。


背景技术：

2.在cpri标准中，从接收到的bit流中找到正确码字开头才能完成解扰(descrambler)和解码(decoder)。不同于ieee标准和otn标准，cpri标准不提供同步头(aligement marker/comma word marker)，即没有在特定位置加入已知信息，使cpri标准中，在解扰和解码前无法利用已知信息完成帧同步，需要依靠reed-solomon解码中的信息来确认当前码字是否完成了同步。
3.cpri标准采用(528,514)的reed-solomon编码结构，即输入5140bit信息，经过编码得到5280bit码字信息(5280bit为一个rs码字或rs帧)。帧同步是在连续bit流中找到rs码字正确起始位置，然后解码出正确的结果。
4.一个rs码字有5280bit，如起始位置正确，计算伴随式的方法为：
[0005][0006]
其中，rj为rs码字的第j个码元，其中0≤j≤527；ai为(528,514)rs码字空间内第i阶的根，其中0≤i≤13；n为rs码字长度；
[0007]
则(528,514)rs码字伴随式展开为：
[0008]
s0＝r0 r1·
(a0)1 r2·
(a0)2 r3·
(a0)3 ... r
527
·
(a0)
527
[0009]
s1＝r0 r1·
(a1)1 r2·
(a1)2 r3·
(a1)3 ... r
527
·
(a1)
527
[0010]
…
[0011]s13
＝r0 r1·
(a
13
)1 r2·
(a
13
)2 r3·
(a
13
)3 ... r
527
·
(a
13
)
527
[0012]
当全部伴随式为零时，说明当前rs码字起始位置正确；但在正确起始位置未知时，需要对所有可能的正确起始位置的5280个bit进行伴随式(si[0],si[1],si[2],
…
,si[5279])计算，找到其中某个bit位置n的si[n]都为零，进而找到正确的码字起始位置，但整个过程计算周期长，效率低。


技术实现要素：

[0013]
基于此，本发明提供了基于rs编码盲同步的bit位移处理方法，解决了码字帧同步计算时移位过程长、处理时间长、同步过程慢、计算效率低的问题。本发明还提供了基于rs编码盲同步的bit位移处理装置。
[0014]
本发明实施例提供了基于rs编码盲同步的bit位移处理方法，所述方法包括：
[0015]
以66bit并行数据块接收(528,514)rs码字；
[0016]
将接收的(528,514)rs码字，以66bit并行数据块输出，并获取(528,514)rs码字的
多项伴随式；
[0017]
根据所述(528,514)rs码字多项伴随式结果，判断当前输出的bit位置是否存在(528,514)rs码字正确的起始位置；
[0018]
若当前输出的bit位置不存在(528,514)rs码字正确的起始位置，则移位66bit并行数据块的输出位置；
[0019]
若当前输出的bit位置存在(528,514)rs码字正确的起始位置，则获取下一个(528,514)rs码字开头；
[0020]
接收(528,514)rs码字，进行解码。
[0021]
进一步地，所述若当前输出的bit位置不存在(528,514)rs码字正确的起始位置，则移位66bit并行数据块的输出位置，包括：
[0022]
前n-1个时钟周期时，输出的66bit并行数据块的起始位置不变；
[0023]
第n个时钟周期时，在输出的66bit并行数据块上位移bit，确定输出66bit并行数据块新的起始位置；
[0024]
从所述新的起始位置开始，截取数据位宽66bit的并行数据块输出。
[0025]
进一步地，所述第n个时钟周期时，在输出的66bit并行数据块上位移bit，确定输出66bit并行数据块新的起始位置，具体为：
[0026]
在上次位移bit的基础上，由接收时由后到先的次序位移sbit，为输出的66bit并行数据块新的起始位置；
[0027]
其中，首次位移bit为：第n个时钟周期时，在输出的66bit并行数据块上，由接收时由后到先的次序位移sbit。
[0028]
进一步地，所述时钟，其数量由接收与输出码字延迟、伴随式计算延迟、判断码字同步延迟及移位延迟共同确定。
[0029]
进一步地，所述前n-1个时钟周期输出66bit并行数据块的总bit数，与第n个时钟周期输出66-sbit之和为z bit，gcd(z,80)＝＝1，其中，gcd为最大公约数。
[0030]
进一步地，所述位移s的取值范围为[1,79]bit。
[0031]
进一步地，所述获取下一个(528,514)rs码字开头具体为：
[0032]
确定下一个(528,514)rs码字对齐时，需要等待的bit数；
[0033]
确定下一个(528,514)rs码字正确起始位置时，输出66bit的并行数据块新的起始位置。
[0034]
进一步地，所述确定下一个(528,514)rs码字对齐时，需要等待的bit数，具体为：
[0035]
若码字同步在输出的一个(528,514)rs码字内，则下一个(528,514)rs码字开头对齐需要等待的bit数：
[0036]
c＝5280 a-b
[0037]
若码字同步是超出一个(528,514)rs码字，则下一个(528,514)rs码字开头对齐需要等待的bit数：
[0038]
c＝a-b
[0039]
其中，a为(528,514)rs码字伴随式为零时，第p个数据位宽80bit的bit数；
[0040]
b为将接收的(528,514)rs码字，以66bit的并行数据块输出的bit数。
[0041]
进一步地，所述确定下一个(528,514)rs码字正确起始位置时，输出66bit的并行
数据块新的起始位置，具体为：
[0042]
在前个时钟周期，在上一个(528,514)rs码字正确的起始位置，继续输出66bit并行数据块；
[0043]
在第个时钟周期时，在输出的66bit并行数据块上，由接收时由后到先的次序位移(m k)bit，为下一个(528,514)rs码字输出的66bit并行数据块新的起始位置；
[0044]
其中，为在等待下一个(528,514)rs码字开头对齐需要的bit数c时，接收的bit数；ceil为向上取整；
[0045]
m为首次找到正确的(528,514)rs码字起始位置时，在最后一个时钟周期上，每次位移s bit的总bit。
[0046]
本发明实施例还提供了基于rs编码盲同步的bit位移处理装置，所述装置包括：
[0047]
前端模块，用于接收(528,514)rs码字，输出并行数据块；并对并行数据块的输出位置进行移位；
[0048]
解扰信号模块，用于产生解扰信号；
[0049]
加法器，用于对所述前端模块输出的并行数据块，与所述解扰信号模块产生的解扰信号做异或运算，并将结果送入数据位宽转换模块；
[0050]
数据位宽转换模块，用于对数据的位宽转换，并将数据以转换后的数据位宽传输至伴随式计算模块；
[0051]
伴随式计算模块，用于获取(528,514)rs码字多项伴随式；
[0052]
迭代控制模块，用于根据所述伴随式计算模块的结果，判断当前输出的bit位置是否存在正确的(528,514)rs码字起始位置；根据判断结果生成控制信号，控制所述前端模块、所述解扰信号模块、所述加法器、及所述伴随式计算模块重新复位；或者通知所述前端模块，获取下一个(528,514)rs码字开头。
[0053]
本发明实施例提供的基于rs编码盲同步的bit位移处理方法，提高了在接收到的bit流中找到正确码字开头的速率，提升了计算速度，缩短了计算周期，使解扰与解码效率大大提升。本发明实施例提供的基于rs编码盲同步的bit位移处理装置，结构简单，在不同的位宽有限域乘法器中方便实现，便于电路集成化。
附图说明
[0054]
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0055]
图1为基于rs编码盲同步的bit位移处理方法流程示意图；
[0056]
图2为基于rs编码盲同步的bit位移处理方法示意图；
[0057]
图3为当前输出的bit位置不是(528,514)rs码字正确的起始位置时，数据块移位示意图；
[0058]
图4为当前输出的bit位置不是(528,514)rs码字正确的起始位置时，调整相位的时序示意图；
[0059]
图5为s＝1时，不同延迟时钟数目移位示意图；
[0060]
图6为以z为2*66-1进行移位的示意图；
[0061]
图7为当z取值不同时，相位的顺序示意图；
[0062]
图8为不同z值时相位值分布示意图；
[0063]
图9为z取2*66-1与每次位移一个bit时迭代次数与实际起始位置延迟比较示意图；
[0064]
图10为获取下一个(528,514)rs码字开头示意图；
[0065]
图11为确定下一个(528,514)rs码字正确起始位置时，输出66bit的并行数据块的起始位置参考时序示意图；
[0066]
图12为确定下一个(528,514)rs码字对齐时，需要等待的bit数示意图；
[0067]
图13为确定下一个(528,514)rs码字正确起始位置时，输出66bit的并行数据块的起始位置示意图；
[0068]
图14为本发明实施例提供的基于rs编码盲同步的bit位移处理装置示意图。
具体实施方式
[0069]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0070]
本技术中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0071]
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本技术的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0072]
需要说明的是，本技术中对于没有同步头(aligement marker/comma word marker)信息rs码字帧同步的方法，称为盲同步(blind sync)。
[0073]
前移和后移都可搜索帧头，前移是因果，容易实现；但处理需要时间，所以实际还是后移处理。
[0074]
80个初始相位是连续的，无所谓哪个初始相位先处理哪个初始相位后处理，都能得到总共5280组初始位置的伴随式。
[0075]
如图1所示为基于rs编码盲同步的bit位移处理方法流程示意图，如图2所示为基于rs编码盲同步的bit位移处理方法示意图，其中，图2中cycle为时钟，max shift can be implementd为可以移位的最大bit数，gearbox delay为数据位宽转换处理；所述方法包括：
[0076]
步骤s1：以66bit并行数据块接收(528,514)rs码字；
[0077]
首先5280bit流以数据位宽为66bit数据块的形式输入，进行(528,514)rs码字伴随式s[t k
×
80]i计算时，其中k为数据块组数，k∈[0,65]；t为每个数据块中的bit位置，t∈[0,79]，i∈[0,13]，一旦在某处码元得到了全部伴随式为零，即在某个t和k时s[t k
×
80]i＝0，则为码字同步。但在正确码字起始位置未知时，为了覆盖(528,514)rs码字所有可能的正确起始位置，每个数据块需遍历所有可能的初始相位，共80个初始相位；整个过程，计算时间长，周期长，效率低。
[0078]
步骤s2：将接收的(528,514)rs码字，以66bit并行数据块输出，并获取(528,514)rs码字多项伴随式；
[0079]
在进行伴随式计算时，本领域技术人员可以根据已经掌握的计算方法进行计算，如应用本技术背景技术中的计算方式，对于具体计算方式，本技术不做具体限定。
[0080]
步骤s3：根据所述(528,514)rs码字多项伴随式结果，判断当前输出的bit位置是否存在(528,514)rs码字正确的起始位置；
[0081]
若当前输出的bit位置不存在(528,514)rs码字正确的起始位置，则进入步骤s4；
[0082]
若当前输出的bit位置存在正确的(528,514)rs码字起始位置，则进入步骤s5；
[0083]
步骤s4：移位66bit并行数据块的输出位置；
[0084]
如图3所示为数据块移位示意图，图4为调整相位时序示意图；图3中initial phase为没有移位时的bit位置示意，sft 2bit、sft 3bit分别第二次和第三次移位后的bit起始位置示意，sdm[0:13]为伴随式为零时的bit位置示意，start symbol of frame为下一个码字起始位置示意，mod为取余数，其实现过程主要包括：
[0085]
步骤s41：前n-1个时钟周期时，输出的66bit并行数据块的起始位置不变；
[0086]
即当输出的bit位置计算出的伴随式不全部为零时，对输出的66bit并行数据块的位置进行延迟处理。即输出的66bit并行数据块的位置保持不变；延迟时，每个时钟的数据位宽为66bit。延迟的时钟数量由接收与输出码字的延迟、伴随式计算延迟、判断码字同步延迟及移位延迟共同确定；同时，接收(528,514)rs码字以66bit并行数据块先进行存储，如存储在移位寄存器中，当以66bit并行数据块输出后，按接收最早到最晚的次序移动，在所述输出的存储66bit并行数据块的存储位置上补充bit流，使bit流保持连续；即在整个过程中，bit流从输入到输出为移位存储。
[0087]
步骤s42：第n个时钟周期时，在输出的66bit并行数据块上位移bit，确定输出66bit并行数据块新的起始位置，具体为：
[0088]
在上次位移bit的基础上，由接收时由后到先的次序位移sbit，为输出的66bit并行数据块新的起始位置；
[0089]
其中，首次位移bit为：在第n个时钟周期时，在输出的66bit并行数据块上，由接收时由后到先的次序位移sbit。
[0090]
所述前n-1个时钟周期输出的66bit并行数据块的总bit数，与第n个时钟周期输出的66-sbit之和为z bit，gcd(z,80)＝＝1，其中，gcd为最大公约数。
[0091]
所述位移s的取值范围为[1,79]bit
[0092]
在选择z时要尽量小，以节省存储和计算资源。在本技术实施例中选择s＝1时，不同延迟时钟数目移位示意图如图5所示，当z的取值为-1，即对输出的66bit并行数据块不进行延迟，然后以当前输出的66bit并行数据块输出的起始位置，下一个bit为输出数据块新的起始位置，然后从此位置开始以66bit并行数据块输出，并进行伴随式计算，判断当前输出的bit位置是否存在(528,514)rs码字正确的起始位置。当z的取值为66-1，即由接收最早到最晚，相对于最初的66bit并行数据块输出的起始位置的第65bit，为下一次输出的66bit并行数据块输出的起始位置，输出66bit并行数据块，并进行伴随式计算，判断当前输出的bit位置是否存在(528,514)rs码字正确的起始位置。当z的取值为2*66-1，即对输出的66bit并行数据块，在第一个时钟周期内，输出66bit并行数据块的起始位置仍然为最初输出66bit并行数据块起始位置，在第二时钟周期时，即由接收最早到最晚，移位1bit为输出66bit并行数据块新的起始位置，即相对于最初的66bit并行数据块输出的起始位置的第131bit，为下一次输出的66bit并行数据块输出的起始位置，进行66bit并行数据块输出，并进行伴随式计算，判断当前输出的bit位置是否存在(528,514)rs码字正确的起始位置；如图6所示为以z为2*66-1进行移位的示意图；依次，当z的取值为3*66-1，即相对于最初的66bit并行数据块输出的起始位置的第197bit，为下一次输出的66bit并行数据块输出的起始位置；当z的取值为4*66-1，即相对于最初的66bit并行数据块输出的起始位置的第263bit，为下一次输出的66bit并行数据块输出的起始位置。当z取值不同时，相位的顺序不同，如图7所示为z为-1(向前移1bit),66-1(向后移65bit),2*66-1,3*66-1,4*66-1时遍历80个相位的顺序示意图。如图8所示为不同z值时相位值分布示意图，其中(a)为z为-1(向前移1bit)时相位值分布示意图；(b)为z为66-1(向后移65bit)时相位值分布示意图；(c)为z为2*66-1时相位值分布示意图；(d)为z为3*66-1时相位值分布示意图；(e)为z为4*66-1时相位值分布示意图；(f)为z为5*66-1时相位值分布示意图。图9所示为z取2*66-1与每次位移一个bit时迭代次数与实际起始位置延迟比较示意图。
[0093]
步骤s43：从所述起始位置开始，截取数据位宽66bit的并行数据块输出。
[0094]
即从所述起始位置开始，按bit流接收顺序，截取数据位宽为66bit数据块输出。移位后的输出的数据位宽66bit的并行数据的起始位置相对于最开始的初始相位(假设为0bit)的为：zt 5280
×2×
t，其中，t为移位次数。
[0095]
接着进入步骤s2继续执行。
[0096]
步骤s5：并获取下一个(528,514)rs码字开头。
[0097]
如图10所示为获取下一个(528,514)rs码字开头示意图；参考的时序图如图11所示，其具体步骤包括：
[0098]
步骤s51：确定下一个(528,514)rs码字对齐时，需要等待的bit数如图12所示，具体为：
[0099]
如图12(a)所示，若码字同步在输出的一个(528,514)rs码字内，则下一个(528,514)rs码字开头对齐需要等待的bit数：
[0100]
c＝5280 a-b
[0101]
如图12(b)所示，若码字同步是超出一个(528,514)rs码字，则下一个(528,514)rs码字开头对齐需要等待的bit数：
[0102]
c＝a-b
[0103]
其中，a为(528,514)rs码字伴随式为零时，第p个数据位宽80bit的bit数；
[0104]
b为将接收的(528,514)rs码字，以66bit的并行数据块输出的bit数。
[0105]
步骤s52：确定下一个(528,514)rs码字正确起始位置时，输出66bit的并行数据块新的起始位置，如图13所示，具体为：
[0106]
在前个时钟周期，在上一个(528,514)rs码字正确的起始位置，继续输出66bit并行数据块；
[0107]
在第个时钟周期时，在输出的66bit并行数据块上，由接收时由后到先的次序位移(m k)bit，为下一个(528,514)rs码字输出的66bit并行数据块新的起始位置；
[0108]
其中，为在等待下一个(528,514)rs码字开头对齐需要的bit数c时，接收的bit数；ceil为向上取整；
[0109]
m为首次找到正确的(528,514)rs码字起始位置时，在最后一个时钟周期上，每次位移s bit的总bit。
[0110]
若m k≤66，下一个(528,514)rs码字66bit并行数据块输出的起始位置如图13(a)所示；若m k》66，下一个(528,514)rs码字66bit并行数据块输出的起始位置如图13(b)所示；
[0111]
步骤s6：接收(528,514)rs码字，进行解码。
[0112]
如图14所示为本发明实施例提供的基于rs编码盲同步的bit位移处理装置示意图，装置包括：
[0113]
前端模块21，用于接收(528,514)rs码字，输出并行数据块；并对并行数据块的输出位置进行移位；
[0114]
解扰信号模块22，用于产生解扰信号；
[0115]
加法器23，用于对所述前端模块输出的并行数据块，与所述解扰信号模块产生的解扰信号做异或运算，并将结果送入数据位宽转换模块；
[0116]
数据位宽转换模块24，用于对数据的位宽转换，并将数据以转换后的数据位宽传输至伴随式计算模块；
[0117]
伴随式计算模块25，用于获取(528,514)rs码字多项伴随式；
[0118]
迭代控制模块26，用于根据所述伴随式计算模块的结果，判断当前输出的bit位置是否存在正确的(528,514)rs码字起始位置；根据判断结果生成控制信号，控制所述前端模块、所述解扰信号模块、所述加法器、及所述伴随式计算模块重新复位；或者通知所述前端模块，获取下一个(528,514)rs码字开头。
[0119]
参考设计接口如表1所示。
[0120]
表1
[0121][0122]
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
[0123]
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
[0124]
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。