非易失性存储器件的制作方法

非易失性存储器件
1.相关申请的交叉引用
2.本技术基于并要求于2020年10月6日向韩国知识产权局提交的韩国专利申请no.10-2020-0128953的优先权，该申请的公开内容通过全文引用合并于此。
技术领域
3.本发明构思涉及非易失性存储器件，更具体地，涉及三维(3d)非易失性存储器件。


背景技术：

4.由于可能需要具有改进性能和较低成本的存储器件，因此可能需要更高集成度的存储器件。为了实现具有更高集成度的非易失性存储器件，已经提出了3d存储器件，包括堆叠在衬底上的多个栅极层和穿过这多个栅极层的沟道。因为可以通过增加所要堆叠的栅极层的数量来提高3d存储器件的集成度，所以3d存储器件可以有利于提高集成度。


技术实现要素：

5.本发明构思提供了一种具有简化工艺和/或降低成本的非易失性存储器件。
6.根据发明构思的实施例，一种非易失性存储器件可以包括：衬底；第一堆叠结构，包括交替堆叠在衬底上的多个第一栅极层和多个第一层间绝缘层；第二堆叠结构，包括交替堆叠在第一堆叠结构上的多个第二栅极层和多个第二层间绝缘层；沟道结构，包括穿过第一堆叠结构的第一部分和穿过第二堆叠结构的第二部分；以及填充结构，包括穿过第一堆叠结构并在第一水平方向上延伸的第一部分和穿过第二堆叠结构并在第一水平方向上延伸的第二部分。沟道结构的第一部分的上端的直径可以大于沟道结构的第二部分的下端的直径。填充结构的第一部分的上端在第二水平方向上的宽度可以大于填充结构的第二部分的下端在第二水平方向上的宽度。填充结构的第一部分的上端可以与沟道结构的第一部分的上端处于相同高度。
7.根据发明构思的实施例，一种非易失性存储器件可以包括：衬底；第一堆叠结构，包括交替堆叠在衬底上的多个第一栅极层和多个第一层间绝缘层；第二堆叠结构，包括交替堆叠在第一堆叠结构上的多个第二栅极层和多个第二层间绝缘层；沟道结构，包括穿过第一堆叠结构的第一部分和穿过第二堆叠结构的第二部分；以及填充结构，穿过第一堆叠结构与第二堆叠结构的至少一部分。填充结构可以在第一水平方向上延伸。填充结构可以包括第一部分、第二部分和第三部分。填充结构的第一部分可以穿过第一堆叠结构并在第一水平方向上延伸。填充结构的第二部分可以在填充结构的第一部分上，穿过第二堆叠结构，并在第一水平方向上延伸。填充结构的第三部分可以在填充结构的第一部分上，穿过第二堆叠结构，并在第一水平方向上延伸。填充结构的第三部分可以在第一水平方向上与填充结构的第二部分间隔开。填充结构的第一部分的上端可以与沟道结构的第一部分的上端处于相同高度。
8.根据发明构思的实施例，一种非易失性存储器件可以包括：衬底；第一堆叠结构，
包括交替堆叠在衬底上的多个第一栅极层和多个第一层间绝缘层；第二堆叠结构，包括交替堆叠在第一堆叠结构上的多个第二栅极层和多个第二层间绝缘层；沟道结构；以及第一填充结构。第一堆叠结构可以限定穿过第一堆叠结构的第一沟道孔和第一字线切口。第一字线切口可以在第一水平方向上延伸。第二堆叠结构可以限定穿过第二堆叠结构的第二沟道孔和第二字线切口。第二字线切口可以在第一水平方向上延伸。沟道结构可以在第一沟道孔和第二沟道孔中。沟道结构可以穿过第一堆叠结构和第二堆叠结构。沟道结构可以部分地延伸到衬底中。第一填充结构可以在第一字线切口和第二字线切口中。第一填充结构可以穿过第一堆叠结构和第二堆叠结构。第一填充结构可以部分地延伸到衬底中。第一字线切口的下端的高度可以低于第一沟道孔的下端的高度。第一字线切口的上端可以与第一沟道孔的上端处于相同高度。
附图说明
9.根据以下结合附图的具体实施方式将更清楚地理解本发明构思的实施例，在附图中：
10.图1是根据实施例的非易失性存储器件的平面图；
11.图2是图1的区域r1的透视图；
12.图3是沿图1的线a-a
′
截取的截面图；
13.图4a是图3的区域r2a的放大截面图；
14.图4b是图3的区域r2b的放大截面图；
15.图5是根据实施例的非易失性存储器件的截面图；
16.图6是根据实施例的非易失性存储器件的截面图；
17.图7是根据实施例的非易失性存储器件的截面图；
18.图8是根据实施例的非易失性存储器件的截面图；
19.图9是根据实施例的非易失性存储器件的截面图；
20.图10a至10g和10i至10k是示出根据实施例的制造非易失性存储器件的方法的截面图；
21.图10h是图10g的区域r3的放大截面图；
22.图11是示出根据实施例的制造非易失性存储器件的方法的截面图；
23.图12是根据实施例的包括非易失性存储器件的电子系统的示意图；
24.图13是根据实施例的包括非易失性存储器件的电子系统的透视图；以及
25.图14是根据实施例的半导体封装的截面图。
具体实施方式
26.图1是根据实施例的非易失性存储器件100的平面图。图2是示意性地示出图1的区域r1的透视图。图3是沿图1的线a-a
′
截取的截面图。图4a是图3的区域r2a的放大截面图。图4b是图3的区域r2b的放大截面图。
27.参照图1至图4b，非易失性存储器件100可以包括衬底110、衬底110上的第一堆叠结构m1、第一堆叠结构m1上的第二堆叠结构m2、穿过第一堆叠结构m1和第二堆叠结构m2的沟道结构130、第一填充结构f1以及第二填充结构f2。
28.衬底110可以包括单元区cell和围绕单元区cell的阶梯区pr。第一堆叠结构m1可以在衬底110的单元区cell和阶梯区pr上。第二堆叠结构m2可以在第一堆叠结构m1上。第一堆叠结构m1和第二堆叠结构m2在阶梯区pr上的部分可以具有阶梯形状。即，栅极层g1a至g1d和g2a至g2d越高，则平面面积可以越小。例如，最上栅极层g2d的平面面积可以小于下方栅极层g2c的平面面积。
29.衬底110可以包括半导体材料，例如iv族半导体材料、iii-v族半导体材料、ii-vi族半导体材料或其组合。iv族半导体材料可以包括例如硅(si)、锗(ge)或其组合。iii-v族半导体材料可以包括例如砷化镓(gaas)、磷化铟(inp)、磷化镓(gap)、砷化铟(inas)、锑化铟(insb)、砷化铟镓(ingaas)或其组合。ii-vi族半导体材料可以包括例如碲化锌(znte)、硫化镉(cds)或其组合。衬底110可以是体晶片或外延层。
30.第一堆叠结构m1可以包括交替堆叠在衬底110上的多个第一栅极层g1a、g1b、g1c、g1d和多个第一层间绝缘层il1a、il1b、il1c、il1d、il1e。图1至图3示出了第一堆叠结构m1包括四个第一栅极层g1a至g1d和五个第一层间绝缘层il1a至il1e，但是第一堆叠结构m1中包括的第一栅极层的数量和第一层间绝缘层的数量可以分别不同于4和5，例如分别大于4和5。
31.第二堆叠结构m2可以包括交替堆叠在第一堆叠结构m1上的多个第二栅极层g2a、g2b、g2c、g2d和多个第二层间绝缘层il2a、il2b、il2c、il2d、il2e。图1至图3示出了第二堆叠结构m2包括四个第二栅极层g2a至g2d和五个第二层间绝缘层il2a至il2e，但是第二堆叠结构m2中包括的第二栅极层的数量和第二层间绝缘层的数量可以分别不同于4和5，例如分别大于4和5。此外，在一些实施例中，第一堆叠结构m1中包括的第一栅电极的数量可以不同于第二堆叠结构m2中包括的第二栅电极的数量，并且第一堆叠结构m1中包括的第一层间绝缘层的数量可以不同于第二堆叠结构m2中包括的第二层间绝缘层的数量。
32.在一些实施例中，多个第一层间绝缘层il1a至il1e中的最上层间绝缘层il1e的厚度t1u可以大于多个第一层间绝缘层il1a至il1e中的其他层间绝缘层(例如，il1d)的厚度t1。此外，在一些实施例中，多个第二层间绝缘层il2a至il2e中的最下层间绝缘层il2a的厚度t2l可以大于多个第二层间绝缘层il2a至il2e中的其他层间绝缘层(例如，il2b)的厚度t2。
33.多个第一栅极层g1a至g1d和多个第二栅极层g2a至g2d可以包括导电材料如钨(w)、铜(cu)、银(ag)、金(au)、铝(al)或其组合，但不限于此。第一栅极层g1a至g1d和第二栅极层g2a至g2d还可以包括阻挡材料如钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其组合，以限制和/或防止导电材料扩散到多个第一层间绝缘层il1a至il1e和多个第二层间绝缘层il2a至il2e中，但不限于此。
34.多个第一层间绝缘层il1a至il1e和多个第二层间绝缘层il2a至il2e可以包括例如氧化硅、氮化硅、低介电(low-k)材料或其组合。低k材料是介电常数比氧化硅的介电常数低的材料，例如可以包括磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、氟硅玻璃(fsg)、有机硅玻璃(osg)、旋涂玻璃(sog)、旋涂聚合物或其组合。
35.沟道结构130可以穿过第一堆叠结构m1和第二堆叠结构m2在单元区cell上的部分。沟道结构130可以包括穿过第一堆叠结构m1的第一部分130a和穿过第二堆叠结构m2的第二部分130b。沟道结构130的第一部分130a可以在穿过第一堆叠结构m1的第一沟道孔cha
中，并且沟道结构130的第二部分130b可以在穿过第二堆叠结构m2的第二沟道孔chb中。沟道结构130的第二部分130b可以在沟道结构130的第一部分130a上。在一些实施例中，沟道结构130的第一部分130a的上端的直径d1可以大于沟道结构130的第二部分130b的下端的直径d2。
36.沟道结构130可以包括第一沟道孔cha和第二沟道孔chb中的栅绝缘层131以及栅绝缘层131上的沟道层132。在一些实施例中，沟道结构130还可以包括在被沟道层132围绕的空间中的填充绝缘层133、和在填充绝缘层133上的沟道焊盘134。
37.栅绝缘层131可以沿第一沟道孔cha的侧表面和底部以及沿第二沟道孔chb的侧表面延伸。在一些实施例中，不同于图3所示的示例，栅绝缘层131还可以在第二沟道孔chb和沟道焊盘134之间延伸。如图4a所示，栅绝缘层131可以包括顺序堆叠在第一沟道孔cha和第二沟道孔chb中的阻挡绝缘层131a、电荷存储层131b和隧穿绝缘层131c。阻挡绝缘层131a可以包括例如氧化硅、氮化硅、介电常数比氧化硅高的金属氧化物或其组合。金属氧化物可以包括例如氧化铪、氧化铝、氧化锆、氧化钽或其组合。电荷存储层131b可以包括例如氮化硅、氮化硼、多晶硅或其组合。隧穿绝缘层131c可以包括例如金属氧化物或氧化硅。在一些实施例中，阻挡绝缘层131a、电荷存储层131b和隧穿绝缘层131c可以分别包括氧化物、氮化物和氧化物。
38.沟道层132可以沿栅绝缘层131延伸。沟道层132可以包括半导体材料如iv族半导体材料、iii-v族半导体材料或ii-vi族半导体材料。在一些实施例中，沟道层132可以包括多晶硅。
39.填充绝缘层133可以包括绝缘材料，该绝缘材料可以包括例如氮化硅、氧化硅或其组合。在一些实施例中，填充绝缘层133可以包括氧化硅。
40.沟道焊盘134在第二沟道孔chb上方并且可以接触沟道层132。沟道焊盘134可以包括导电材料，例如半导体材料如si、ge或si-ge，金属材料如w、ti、al、cu、au或ag，金属氮化物如tin或tan，或上述材料的组合。在一些实施例中，沟道焊盘134可以包括多晶硅。
41.第一填充结构f1可以包括穿过第一堆叠结构m1的第一部分f1a和穿过第二堆叠结构m2的第二部分f1b。第一填充结构f1的第一部分f1a可以在穿过第一堆叠结构m1的第一字线切口wc1a中。第一填充结构f1的第二部分f1b可以在穿过第二堆叠结构m2的第二字线切口wc1b中。第一填充结构f1的第二部分f1b在第一填充结构f1的第一部分f1a上并且可以沿第一填充结构f1延伸。在一些实施例中，第一填充结构f1的第一部分f1a的上端在第二水平方向(y方向)上的宽度w1可以大于第一填充结构f1的第二部分f1b的下端在第二水平方向(y方向)上的宽度w2。
42.第一填充结构f1的第一部分f1a可以在第一水平方向(x方向)上延伸。第一水平方向与第二水平方向可以彼此交叉，例如垂直。即，第一字线切口wc1a可以在第一水平方向(x方向)上延伸。第一填充结构f1的第一部分f1a可以在第一水平方向(x方向)上完全穿过第一堆叠结构m1。即，第一字线切口wc1a可以在第一水平方向(x方向)上完全穿过第一堆叠结构m1。
43.第一填充结构f1的第二部分f1b可以在第一水平方向(x方向)上延伸。即，第二字线切口wc1b可以在第一水平方向(x方向)上延伸。第一填充结构f1的第二部分f1b可以在第一水平方向(x方向)上完全穿过第二堆叠结构m2。即，第二字线切口wc1b可以在第一水平方
向(x方向)上完全穿过第二堆叠结构m2。
44.如图1所示，第一填充结构f1在第一水平方向(x方向)上的长度l1可以大于第一填充结构f1在第二水平方向(y方向)上的宽度w5。
45.第二填充结构f2可以包括穿过第一堆叠结构m1的第一部分f2a、穿过第二堆叠结构m2的第二部分f2b和穿过第二堆叠结构m2的第三部分f2c。第二填充结构f2的第一部分f2a可以在穿过第一堆叠结构m1的第三字线切口wc2a中。第二填充结构f2的第二部分f2b可以在穿过第二堆叠结构m2的第四字线切口wc2b中。第二填充结构f2的第三部分f2c可以在穿过第二堆叠结构m2的第五字线切口wc2c中。第二填充结构f2的第二部分f2b和第三部分f2c可以在第二填充结构f2的第一部分f2a上。
46.第二填充结构f2的第一部分f2a可以在第一水平方向(x方向)上延伸。即，第三字线切口wc2a可以在第一水平方向(x方向)上延伸。第二填充结构f2的第一部分f2a可以在第一水平方向(x方向)上完全穿过第一堆叠结构m1。即，第三字线切口wc2a可以在第一水平方向(x方向)上完全穿过第一堆叠结构m1。
47.第二填充结构f2的第二部分f2b和第三部分f2c可以在第一水平方向(x方向)上延伸。即，第四字线切口wc2b和第五字线切口wc2c可以在第一水平方向(x方向)上延伸。第二填充结构f2的第二部分f2b和第三部分f2c可以在第一水平方向(x方向)上部分穿过第二堆叠结构m2。即，第四字线切口wc2b和第五字线切口wc2c可以在第一水平方向(x方向)上仅部分穿过第二堆叠结构m2。第二填充结构f2的第二部分f2b可以在第一水平方向(x方向)上与第二填充结构f2的第三部分f2c分开。
48.如图2所示，第二填充结构f2的第一部分f2a在第一水平方向(x方向)上的长度l2可以大于第二填充结构f2的第二部分f2b在第一水平方向(x方向)上的长度l3。
49.第三字线切口wc2a可以在第二水平方向(y方向)上与第一字线切口wc1a分开。第四字线切口wc2b可以在第二水平方向(y方向)上与第二字线切口wc1b分开。第五字线切口wc2c可以在第二水平方向(y方向)上与第二字线切口wc1b分开。第四字线切口wc2b可以在第一水平方向(x方向)上与第五字线切口wc2c分开。第四字线切口wc2b和第五字线切口wc2c可以连接到第三字线切口wc2a。
50.如图2所示，第一堆叠结构m1可以包括第一子堆叠ss1、第二子堆叠ss2和第三子堆叠ss3。第一子堆叠ss1和第二子堆叠ss2可以通过第一填充结构f1的第一部分fla彼此分开。第二子堆叠ss2和第三子堆叠ss3可以通过第二填充结构f2的第一部分f2a彼此分开。
51.第二堆叠结构m2可以包括第四子堆叠ss4、第五子堆叠ss5、第六子堆叠ss6和连接堆叠cs。第四子堆叠ss4、第五子堆叠ss5和第六子堆叠ss6可以分别在第一子堆叠ss1、第二子堆叠ss2和第三子堆叠ss3上。第四子堆叠ss4和第五子堆叠ss5可以通过第一填充结构f1的第二部分f1b彼此分开。连接堆叠cs可以将第五子堆叠ss5连接到第六子堆叠ss6。连接堆叠cs可以在第二填充结构f2的第一部分f2a上。第二填充结构f2的第二部分f2b和第三部分f2c可以通过连接堆叠cs彼此分开。在非易失性存储器件100的制造工艺期间，连接堆叠cs可以限制和/或防止第五子堆叠ss5和第六子堆叠ss6倾斜。
52.第一填充结构f1和第二填充结构f2可以包括绝缘材料，该绝缘材料可以包括例如氧化硅、氮化硅、低k材料或其组合。
53.第一填充结构f1的第一部分f1a的上端可以与沟道结构130的第一部分130a的上
端处于相同高度h1。在本说明书中，高度h1是指在竖直方向(z方向)上距衬底110的平坦底面的距离。换言之，第一字线切口wc1a的上端可以与第一沟道孔cha的上端处于相同高度h1。此外，第一填充结构f1的第一部分f1a的上端可以与多个第一层间绝缘层il1a至il1e中最上层间绝缘层il1e的上表面处于相同高度h1。在一些实施例中，第一填充结构f1的第一部分f1a的上端、沟道结构130的第一部分130a的上端以及最上层间绝缘层il1e的上表面可以位于同一虚拟面上。
54.第二填充结构f2的第一部分f2a的上端可以与沟道结构130的第一部分130a的上端处于相同高度h1。换言之，第三字线切口wc2a的上端可以与第一沟道孔cha的上端处于相同高度h1。此外，第二填充结构f2的第一部分f2a的上端可以与多个第一层间绝缘层il1a至il1e中最上层间绝缘层il1e的上表面处于相同高度h1。在一些实施例中，第二填充结构f2的第一部分f2a的上端、沟道结构130的第一部分130a的上端以及最上层间绝缘层il1e的上表面可以位于同一虚拟面上。
55.在一些实施例中，如图3所示，非易失性存储器件100还可以包括衬底110与第一堆叠结构m1之间的下导电层120。沟道结构130、第一沟道孔cha、第一填充结构f1、第一字线切口wc1a、第二填充结构f2和第三字线切口wc2a可以进一步穿过下导电层120。沟道结构130、第一沟道孔cha、第一填充结构f1、第一字线切口wcla、第二填充结构f2和第三字线切口wc2a可以进一步部分穿过衬底110。
56.在一些实施例中，第一字线切口wc1a的下端的高度h4可以小于第一沟道孔cha的下端的高度h3。即，第一填充结构f1的下端的高度h4可以小于沟道结构130的下端的高度h3。类似地，第三字线切口wc2a的下端的高度h4可以小于第一沟道孔cha的下端的高度h3。即，第二填充结构f2的第一部分f2a的下端的高度h4可以小于沟道结构130的第一部分130a的下端的高度h3。如图4b所示，下导电层120可以穿过栅绝缘层131并接触沟道层132。
57.下导电层120可以包括金属如w、al、au、ag或cu，金属氮化物如tin、氮化钼(mon)或tan，半导体材料如si、ge或si-ge，或其组合。在一些实施例中，下导电层120可以包括多晶硅。
58.在一些实施例中，非易失性存储器件100还可以包括第二堆叠结构m2和沟道结构130上的上绝缘层ilu。第一填充结构f1可以进一步穿过上绝缘层ilu。例如，第一填充结构f1还可以包括穿过上绝缘层ilu的第三部分f1c。第一填充结构f1的第三部分f1c可以在穿过上绝缘层ilu的第六字线切口wc1c中。第一填充结构f1的第三部分f1c可以在第一填充结构f1的第二部分f1b上。上绝缘层ilu可以包括例如绝缘材料，该绝缘材料可以包括氧化硅、氮化硅、低k材料或其组合。
59.在一些实施例中，第一填充结构f1的第二部分f1b的上端在第二水平方向(y方向)上的宽度w3可以大于第一填充结构f1的第三部分f1c的下端在第二水平方向(y方向)的宽度w4。在一些实施例中，第一填充结构f1的第二部分f1b的上端可以与沟道结构130的上端处于相同高度h2。在一些实施例中，多个第二层间绝缘层il2a至il2e中最上层间绝缘层il2e的上表面可以与第一填充结构f1的第二部分f1b的上端处于相同高度。在一些实施例中，沟道结构130的上表面、第一填充结构f1的第二部分f1b的上端以及最上层间绝缘层il2e的上表面可以位于同一虚拟面上。
60.图5是根据实施例的非易失性存储器件100-1的截面图。在下文中，将描述图5所示
的非易失性存储器件100-1与图3所示的非易失性存储器件100之间的差异。
61.参照图5，非易失性存储器件100-1可以包括第一填充结构f1-1。第一填充结构f1-1可以包括穿过第二堆叠结构m2的第二部分f1b-1和穿过上绝缘层ilu的第三部分f1c-1。第一填充结构f1-1的第二部分f1b-1可以在穿过第二堆叠结构m2的第二字线切口wc1b-1中。
62.第一填充结构f1-1的第三部分f1c-1可以在穿过上绝缘层ilu的第六字线切口wc1c-1中。
63.在一些实施例中，第一填充结构f1-1的第三部分f1c-1可以进一步部分穿过第二堆叠结构m2。即，第六字线切口wc1c-1可以进一步部分穿过第二堆叠结构m2。第一填充结构f1-1的第二部分f1b-1的上端的高度h5可以小于沟道结构130的第二部分130b的上端的高度h2。即，第二字线切口wc1b-1的上端的高度h5可以小于沟道结构130的第二部分130b的上端的高度h2。第一填充结构f1-1的第二部分f1b-1的上端的高度h5可以小于多个第二层间绝缘层il2a至il2e中最上层间绝缘层il2e的上表面的高度h2。即，第二字线切口wc1b-1的上端的高度h5可以小于最上层间绝缘层il2e的上表面的高度h2。
64.第一填充结构f1-1的第二部分f1b-1的上端在第二水平方向(y方向)上的宽度w6可以小于第一填充结构f1-1的第三部分f1c-1的下端在第二水平方向(y方向)上的宽度w5。因此，由于过蚀刻，第六字线切口wc1c-1可以形成为部分穿过第二堆叠结构m2。
65.图6是根据实施例的非易失性存储器件100-2的截面图。在下文中，将描述图6所示的非易失性存储器件100-2与图3所示的非易失性存储器件100之间的差异。
66.参照图6，非易失性存储器件100-2可以不包括下导电层120(见图3)。在一些实施例中，第一堆叠结构m1可以直接形成在衬底110上。
67.非易失性存储器件100-2可以包括沟道结构130-2。沟道结构130-2可以包括穿过第一堆叠结构m1的第一部分130a-2。沟道结构130-2的第一部分130a-2可以在穿过第一堆叠结构m1的第一沟道孔cha-2中。沟道结构130-2可以包括第一沟道孔cha-2和第二沟道孔chb中的栅绝缘层131-2。栅绝缘层131-2可以不覆盖第一沟道孔cha-2的底部。因此，在一些实施例中，沟道层132可以直接接触衬底110。
68.非易失性存储器件100-2可以包括第一填充结构f1-2。第一填充结构f1-2可以包括穿过第一堆叠结构m1的第一部分f1a-2。第一填充结构f1-2的第一部分f1a-2可以在穿过第一堆叠结构m1的第一字线切口wc1a-2中。
69.非易失性存储器件100-2可以包括第二填充结构。第二填充结构可以包括穿过第一堆叠结构m1的第一部分f2a-2。第二填充结构的第一部分f2a-2可以在穿过第一堆叠结构m1的第三字线切口wc2a-2中。
70.在一些实施例中，第一填充结构f1-2的第一部分f1a-2的下端可以与沟道结构130的第一部分130a-2的下端处于相同高度h6。即，第一字线切口wc1a-2的下端可以与第一沟道孔cha-2的下端处于相同高度h6。此外，第二填充结构的第一部分f2a-2的下端可以与沟道结构130的第一部分130a-2的下端处于相同高度h6。即，第三字线切口wc2a-2的下端可以与第一沟道孔cha-2的下端处于相同高度h6。
71.图7是根据实施例的非易失性存储器件100-3的截面图。在下文中，将描述图7所示的非易失性存储器件100-3与图3所示的非易失性存储器件100之间的差异。
72.参照图7，非易失性存储器件100-3可以包括第一填充结构f1-3和第二填充结构
f2-3。第一填充结构f1-3和第二填充结构f2-3均可以包括绝缘层141和被绝缘层141围绕的导电层142。
73.导电层142可以穿过第一堆叠结构m1和第二堆叠结构m2。在一些实施例中，导电层142可以进一步穿过上绝缘层ilu。在一些实施例中，导电层142可以进一步穿过下导电层120。在一些实施例中，导电层142可以进一步部分穿过衬底110。
74.绝缘层141可以在导电层142与第一字线切口wc1a之间以及在导电层142与第二字线切口wc1b之间延伸。在一些实施例中，绝缘层141可以进一步在导电层142和第六字线切口wc1c之间延伸。
75.即，绝缘层141可以在导电层142与第一堆叠结构m1之间以及在导电层142与第二堆叠结构m2之间延伸。在一些实施例中，绝缘层141可以进一步在导电层142和上绝缘层ilu之间延伸。在一些实施例中，绝缘层141可以进一步在导电层142与下导电层120之间以及在导电层142与衬底110之间延伸。
76.导电层142可以包括金属如钨(w)、铝(al)、金(au)、银(ag)或铜(cu)，金属氮化物如氮化钛(tin)、氮化钼(mon)或氮化钽(tan)，半导体材料如硅(si)、锗(ge)或si-ge，或其组合。绝缘层141可以包括绝缘材料，该绝缘材料可以包括例如氧化硅、氮化硅、低k材料或其组合。
77.图8是根据实施例的非易失性存储器件100-4的截面图。在下文中，将描述图8所示的非易失性存储器件100-4与图3所示的非易失性存储器件100之间的差异。
78.参照图8，非易失性存储器件100-4可以包括第一填充结构f1-4。第一填充结构f1-4可以包括穿过第一堆叠结构m1的第一部分f1a-4。第一填充结构f1-4的第一部分f1a-4可以在穿过第一堆叠结构m1的第一字线切口wc1a-4中。
79.非易失性存储器件100-4可以包括第二填充结构。第二填充结构可以包括穿过第一堆叠结构m1的第一部分f2a-4。第二填充结构的第一部分f2a-4可以在穿过第一堆叠结构m1的第三字线切口wc2a-4中。
80.在一些实施例中，第一填充结构f1-4的第一部分f1a-4和第二填充结构的第一部分f2a-4不穿过衬底110，而沟道结构130的第一部分130a可以部分穿过衬底110。换言之，第一字线切口wc1a-4和第三字线切口wc2a-4不穿过衬底110，而第一沟道孔cha可以部分穿过衬底110。
81.在一些实施例中，第一填充结构f1-4的第一部分f1a-4的下端的高度h6可以大于沟道结构130的第一部分130a的下端的高度h3。即，第一字线切口wc1a-4的下端的高度h6可以大于第一沟道孔cha的下端的高度h3。此外，第二填充结构的第一部分f2a-4的下端的高度h6可以大于沟道结构130的第一部分130a的下端的高度h3。换言之，第三字线切口wc2a-4的下端的高度h6可以大于第一沟道孔cha的下端的高度h3。
82.图9是根据实施例的非易失性存储器件100-5的截面图。
83.参照图9，非易失性存储器件100-5可以包括第一结构s1和第一结构s1之下的第二结构s2。第一结构s1可以是图1至图8所示的非易失性存储器件100、100-1、100-2、100-3和100-4之一。第二结构s2可以包括下衬底210、下衬底210上的多个晶体管220、覆盖下衬底210和多个晶体管220的绝缘层240、以及绝缘层240中的布线230。
84.下衬底210可以包括半导体材料如iv族半导体材料、iii-v族半导体材料或ii-vi
族半导体材料。下衬底210可以是体晶片，并且衬底110可以是外延层。绝缘层240可以包括绝缘材料，该绝缘材料可以包括氧化硅、氮化硅、低介电材料或其组合。布线230可以包括导电材料，导电材料包括但不限于钨(w)、铜(cu)、银(ag)、金(au)、铝(al)或其组合。布线230还可以包括阻挡材料如钛(ti)、钽(ta)、氮化钛(tin)、氮化钽(tan)或其组合，以限制和/或防止布线230中的导电材料扩散到绝缘层中240，但不限于此。
85.布线230可以将多个晶体管220连接到第一结构s1。布线230和多个晶体管220可以形成外围电路。外围电路可以包括解码器电路、逻辑电路和页缓冲器。
86.图10a至10g和10i至10k是示出根据实施例的制造非易失性存储器件的方法的截面图。图10h是图10g的区域r3的放大截面图。
87.参照图10a，可以在衬底110上形成下牺牲层125。可以在下牺牲层125上形成第一初步堆叠结构pm1。可以通过在下牺牲层125上交替形成多个第一层间绝缘层il1a至il1e和多个第一牺牲层sl1a、sl1b、sl1c、sl1d来形成第一初步堆叠结构pm1。第一牺牲层sl1a至sl1d可以包括相对于第一层间绝缘层il1a至il1e具有蚀刻选择性的材料。在一些实施例中，第一层间绝缘层il1a至il1e可以包括氧化硅，并且第一牺牲层sl1a至sl1d可以包括氮化硅。
88.参照图10b，可以形成穿过第一初步堆叠结构pm1的第一沟道孔cha、第一字线切口wc1a和第三字线切口wc2a。在一些实施例中，第一字线切口wc1a和第三字线切口wc2a可以在第一沟道孔cha的蚀刻工艺期间一起形成。即，第一沟道孔cha、第一字线切口wc1a和第三字线切口wc2a可以在相同的蚀刻条件下同时蚀刻。因为第一字线切口wc1a和第三字线切口wc2a在第一沟道孔cha的蚀刻工艺期间形成，所以可以减少工艺操作。此外，即使增加在第一初步堆叠结构pm1中堆叠的层数以增加集成度，也没有必要单独修改用于形成第一字线切口wc1a和第三字线切口wc2a的工艺。因此，可以简化制造工艺并且可以节省制造成本。
89.在一些实施例中，由于第一沟道孔cha在平面图中的形状与第一字线切口wc1a和第三字线切口wc2a在平面图中的形状之间的差异，所以第一沟道孔cha在z方向上的蚀刻速率可以小于第一字线切口wc1a和第三字线切口wc2a在z方向上的蚀刻速率。因此，第一沟道孔cha的下端的高度h3可以大于第一字线切口wc1a和第三字线切口wc2a的下端的高度h4。在另一实施例中，第一沟道孔cha在z方向上的蚀刻速率可以与第一字线切口wc1a和第三字线切口wc2a在z方向上的蚀刻速率相同。因此，第一沟道孔cha的下端可以与第一字线切口wc1a和第三字线切口wc2a的下端处于相同高度。
90.接下来，可以在第一沟道孔cha、第一字线切口wc1a和第三字线切口wc2a中填充牺牲填充层190。牺牲填充层190可以包括相对于多个第一层间绝缘层il1a至il1e和多个第一牺牲层sl1a至sl1d具有蚀刻选择性的材料。在一些实施例中，多个第一层间绝缘层il1a至ille可以包括氧化硅，多个第一牺牲层sl1a至sl1d可以包括氮化硅，并且牺牲填充层190可以包括多晶硅。
91.参照图10c，可以在第一初步堆叠结构pm1和牺牲填充层190上形成第二初步堆叠结构pm2。可以通过在第一初步堆叠结构pm1上交替形成多个第二层间绝缘层il2a至il2e和多个第二牺牲层sl2a、sl2b、sl2c、sl2d来形成第二初步堆叠结构pm2。第二牺牲层sl2a至sl2d可以包括相对于第二层间绝缘层il2a至il2e具有蚀刻选择性的材料。在一些实施例中，第二层间绝缘层il2a至il2e可以包括氧化硅，并且第二牺牲层sl2a至sl2d可以包括氮
化硅。
92.参照图10d，可以形成穿过第二初步堆叠结构pm2并暴露牺牲填充层190的第二沟道孔chb、第二字线切口wc1b、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)。在一些实施例中，第二字线切口wc1b、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)可以在第二沟道孔chb的蚀刻工艺期间一起形成。即，第二沟道孔chb、第二字线切口wc1b、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)可以在相同的蚀刻条件下同时蚀刻。由于第二字线切口wc1b、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)在形成第二沟道孔chb的工艺期间形成，因此可以简化制造工艺并且可以降低制造成本。
93.参照图10d和图10e，可以去除牺牲填充层190。即，可以选择性蚀刻牺牲填充层190。
94.接下来，可以在第一沟道孔cha、第二沟道孔chb、第一字线切口wc1a、第二字线切口wc1b、第三字线切口wc2a、第四字线wc2b(见图2)、第五字线切口wc2c(见图2)中形成栅绝缘层131。栅绝缘层131可以通过依次形成例如阻挡绝缘层131a(见图4a)、电荷存储层131b(见图4a)和隧穿绝缘层131c(见图4a)来形成。此外，可以在栅绝缘层131上形成沟道层132。此外，可以在沟道层132上形成填充绝缘层133。
95.接下来，可以去除填充绝缘层133、沟道层132和栅绝缘层131的上部。接下来，可以在填充绝缘层133、沟道层132和栅绝缘层131上形成沟道焊盘134。在另一实施例中，可以在仅去除填充绝缘层133的上部之后，在填充绝缘层133上形成沟道焊盘134。第一沟道孔cha和第二沟道孔chb中的栅绝缘层131、沟道层132、填充绝缘层133和沟道焊盘134可以形成沟道结构130。
96.参照图10f，可以在第二初步堆叠结构pm2上形成上绝缘层ilu。接下来，可以形成穿过上绝缘层ilu的第六字线切口wc1c以暴露第二字线切口wc1b中的沟道焊盘134。虽然图中未示出，但可以进一步形成：穿过上绝缘层ilu以暴露第四字线切口wc2b(见图2)中的沟道焊盘134的第七字线切口(未示出)，以及穿过上绝缘层ilu以暴露第五字线切口wc2c(见图2)中的沟道焊盘134的第八字线切口(未示出)。
97.参照图10f和图10g，可以去除第一字线切口wc1a和第二字线切口wc1b中的栅绝缘层131、沟道层132、填充绝缘层133和沟道焊盘134。例如，第六字线切口wc1c可以形成用于蚀刻第一字线切口wc1a和第二字线切口wc1b中的栅绝缘层131、沟道层132、填充绝缘层133和沟道焊盘134的路径。此外，可以去除第三字线切口wc2a、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)中的栅绝缘层131、沟道层132、填充绝缘层133和沟道焊盘134。第七字线切口(未示出)和第八字线切口(未示出)可以形成用于蚀刻第三字线切口wc2a、第四字线切口wc2b(见图2)和第五字线切口wc2c(见图2)中的栅绝缘层131、沟道层132、填充绝缘层133和沟道焊盘134的路径。
98.接下来，可以去除下牺牲层125。第六字线切口wc1c、第二字线切口wc1b和第一字线切口wc1a可以形成用于选择性蚀刻下牺牲层125的路径。此外，第三字线切口wc2a、第四字线切口wc2b(见图2)、第五字线切口wc2c(见图2)、第七字线切口和第八字线切口可以形成用于选择性蚀刻下导电层125的路径。通过去除下牺牲层125，可以形成衬底110和第一初步堆叠结构pm1之间的第一间隙g1。第一间隙g1可以暴露沟道结构130的侧表面。即，第一间隙g1可以暴露栅绝缘层131。
99.参照图10g和10h，可以去除栅绝缘层131通过第一间隙g1暴露的部分。第六字线切口wc1c、第二字线切口wc1b、第一字线切口wc1a和第一间隙g1可以形成用于选择性蚀刻栅绝缘层131的路径。此外，第三字线切口wc2a、第四字线切口wc2b(见图2)、第五字线切口wc2c(见图2)、第七字线切口、第八字线切口和第一间隙g1可以形成用于选择性蚀刻栅绝缘层131的路径。第一间隙g1可以暴露沟道层132。
100.参照图10i，可以在第一间隙g1中形成下导电层120。下导电层120可以形成在衬底110和第一初步堆叠结构pm1之间以接触沟道层132。
101.参照图10i和10j，可以去除多个第一牺牲层slla至sl1d和多个第二牺牲层sl2a至sl2d。第六字线切口wc1c、第二字线切口wc1b和第一字线切口wc1a可以形成用于选择性蚀刻多个第一牺牲层sl1a至sl1d和多个第二牺牲层sl2a至sl2d的路径。另外，第三字线切口wc2a、第四字线切口wc2b(见图2)、第五字线切口wc2c(见图2)、第七字线切口和第八字线切口可以形成选择性蚀刻多个第一牺牲层sl1a至sl1d和多个第二牺牲层sl2a至sl2d的路径。
102.可以通过去除多个第一牺牲层sl1a至sl1d和多个第二牺牲层sl2a至sl2d来形成多个第二间隙g2。多个第二间隙g2可以在多个第一层间绝缘层il1a至il1e之间以及在多个第二层间绝缘层il2a至il2e之间。每个第二间隙g2可以暴露沟道结构130的侧表面。例如，每个第二间隙g2可以暴露栅绝缘层131。
103.参照图10k，可以在多个第二间隙g2中形成多个第一栅极层g1a至g1d和多个第二栅极层g2a至g2d。多个第一栅极层g1a至g1d可以形成在多个第一层间绝缘层il1a至il1e之间。多个第二栅极层g2a至g2d可以形成在多个第二层间绝缘层il2a至il2e之间。多个第一栅极层g1a至g1d和多个第一层间绝缘层il1a至il1e可以形成第一堆叠结构m1。多个第二栅极层g2a至g2d和多个第二层间绝缘层il2a至il2e可以形成第二堆叠结构m2。
104.参照图2和图3，可以形成第一字线切口wc1 a、第二字线切口wc1b和第六字线切口wc1c中的第一填充结构f1以及第三字线切口wc2a、第四字线切口wc2b和第五字线切口wc2c中的第二填充结构f2。非易失性存储器件100可以根据参照图10a至10k以及图2和3描述的方法来完成制造。
105.图11是示出根据实施例的制造非易失性存储器件的方法的截面图。在下文中，将描述参照图10a至10k描述的制造方法与参照图11描述的制造方法之间的差异。
106.参照图11，如参照图10b所述，可以形成第一沟道孔cha、第一字线切口wc1a-4和第三字线切口wc2a-4。第一字线切口wc1a-4和第三字线切口wc2a-4可以形成为不完全穿过下牺牲层125，而第一沟道孔cha可以形成为完全穿过下牺牲层125。例如，可以调整蚀刻条件以使得蚀刻速率根据要蚀刻的结构的形状而变化。第一字线切口wc1a-4和第三字线切口wc2a-4的下端暴露下牺牲层125，而第一沟道孔cha的下端可以暴露衬底110。
107.此外，如参照图10g所述，在去除下导电层125之前，可以在第一字线切口wc1a-4、第二字线切口wc1b、第六字线切口wc1c和第三字线切口wc2a-4中形成间隔物层sp。接下来，可以去除间隔物层sp在第一字线切口wc1a-4和第三字线切口wc2a-4的下端上的部分，从而暴露下牺牲层125。例如，可以各向异性地蚀刻间隔物层sp。
108.因为间隔物层sp暴露下牺牲层125，所以可以形成用于去除下牺牲层125的路径。另一方面，由于多个第一牺牲层sl1a至sl1d和多个第二牺牲层sl2a至sl2d被间隔物层sp覆盖，所以多个第一牺牲层sl1a至sl1d和多个第二牺牲层sl2a至sl2d可以在下牺牲层125被
蚀刻时不被蚀刻。图8所示的非易失性存储器件100-4可以根据参照图11描述的制造方法来制造。
109.图12是根据实施例的包括非易失性存储器件的电子系统1000的示意图。
110.参照图12，根据示例实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备、或者包括存储设备的电子设备。例如，电子系统1000可以是包括至少一个半导体器件1100的固态驱动器(ssd)、通用串行总线(usb)设备、计算系统、医疗设备或通信设备。
111.半导体器件1100可以包括非易失性存储器件。例如，半导体器件1100可以是包括参照图1至9描述的非易失性存储器件100、100-1、100-2、100-3、100-4和100-5之一的nand闪存器件。半导体器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f可以紧接第二结构1100s。第一结构1100f可以是外围电路结构，包括行解码器电路1110、页缓冲器1120和逻辑电路1130。
112.第二结构1100s可以是存储单元结构，包括位线bl、公共源极线csl、多条字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及位线bl与公共源极线csl之间的多个存储单元串cstr。图1至图8所示的沟道结构130、多个第一栅极层g1a至g1d以及多个第二栅极层g2a至g2d可以形成存储单元串cstr。
113.在第二结构1100s中，多个存储单元串cstr中的每一个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。根据示例实施例，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以改变。图1至图8所示的沟道结构130以及第一栅极层g1a至g1d和第二栅极层g2a至g2d之一可以形成多个晶体管即下晶体管lt1和lt2、上晶体管ut1和ut2、以及存储单元晶体管mct中的一个。
114.在示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。第一栅极下线ll1和第二栅极下线ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，并且第一栅极上线ul1和第二栅极上线ul2可以是上晶体管ut1和ut2的栅电极。
115.公共源极线csl、多条栅极下线ll1和ll2、多条字线wl以及多条栅极上线ul1和ul2可以通过从第一结构1100f延伸到第二结构1100s的多个第一连接布线层1115而电连接到行解码器电路1110。多条位线bl可以通过从第一结构1100f延伸到第二结构1100s的多个第二连接布线层1125而电连接到页缓冲器1120。
116.在第一结构1100f中，行解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个执行控制操作。行解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
117.半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入/输出连接布线层1135而电连接到逻辑电路1130。
118.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制这多个半导体器件1100。
119.处理器1210可以控制包括控制器1200在内的电子系统1000的所有操作。处理器1210可以根据特定固件进行操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于与半导体器件1100通信的nand接口1221。可以通过nand接口1221来传输用于控制半导体器件1100的控制命令、要写入半导体器件1100的多个存储单元晶体管mct的数据、要从半导体器件1100的多个存储单元晶体管mct读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
120.图13是根据实施例的包括非易失性存储器件的电子系统2000的透视图。
121.参照图13，根据示例实施例的电子系统2000包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003以及dram 2004。半导体封装2003和dram 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
122.主衬底2001可以包括连接器2006，连接器2006包括耦合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在示例实施例中，电子系统2000可以根据诸如通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存存储设备(ufs)的m-phy等接口中的任一种与外部主机进行通信。在示例实施例中，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括功率管理集成电路(pmic)，该功率管理集成电路(pmic)将从外部主机供应的电力分配给控制器2002和半导体封装2003。
123.控制器2002可以将数据写入半导体封装2003，或者从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
124.dram 2004可以是用于减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的dram 2004还可以作为一种高速缓冲存储器进行操作，并且可以在针对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004包括在电子系统2000中时，除了用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
125.半导体封装2003可以包括彼此分开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、多个半导体芯片2200中的每一个半导体芯片的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
126.封装衬底2100可以是印刷电路板，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图12的输入/输出焊盘1101。多个半导体芯片2200中的每一个可以包括多个堆叠结构3210和多个沟道结构3220。多个半导体芯片2200中的每一个可以包括参照图1至图9描述的非易失性存储器件100、100-1、100-2、100-3、100-4和100-5中的至少一个。
127.在示例实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装衬底2100的封装上焊盘2130电连接。在示例实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括硅通孔(tsv)的连接结构而非根据接合线方法的连接结构2400而彼此电连接。
128.在示例实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在示例实施例中，控制器2002和多个半导体芯片2200可以被安装在与主衬底2001不同的单独的插入衬底上，并且控制器2002和多个半导体芯片2200可以通过形成在插入衬底上的布线而彼此连接。
129.图14是根据实施例的半导体封装的截面图。图14示意性地示出了沿图13的线ii-ii
′
的配置。
130.参照图14，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底本体部分2120、封装衬底本体部分2120的上表面上的多个封装上焊盘2130(参照图13)、布置在封装衬底本体部分2120的下表面上或通过该下表面暴露的多个下焊盘2125、以及封装衬底本体部分2120中将多个封装上焊盘2130(参照图13)电连接到多个下焊盘2125的多个内部布线2135。如图13所示，多个封装上焊盘2130可以电连接到多个连接结构2400。如图14所示，多个下焊盘2125可以通过多个导电凸块2800连接到图13所示的电子系统2000的主衬底2001上的多个布线图案2005。
131.多个半导体芯片2200中的每一个可以包括存储单元阵列3200和外围电路3110。多个半导体芯片2200可以包括参照图1至图9描述的非易失性存储器件100、100-1、100-2、100-3、100-4和100-5。
132.以上公开的元件中的一个或多个可以包括或被实现于处理电路如包括逻辑电路的硬件，硬件/软件组合如执行软件的处理器，或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
133.尽管已经具体示出并描述了本发明构思的一些实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在本文中进行形式和细节上的各种改变。