SGT-MOSFET半导体器件的制备方法与流程

sgt-mosfet半导体器件的制备方法
技术领域
1.本发明涉及功率半导体技术领域，更具体地，涉及一种sgt-mosfet半导体器件的制备方法。


背景技术：

2.sgt-mosfet是一种新型的功率半导体器件，具有传统深沟槽mosfet的低导通损耗的优点，同时具有更加低的开关损耗。sgt-mosfet作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
3.sgt-mosfet是一种深沟槽纵向结构的mosfet，普通的功率mosfet的耗尽电场是三角形，而sgt-mosfet的深沟槽的屏蔽栅区域存在近似于矩形的耗尽电场，因而sgt-mosfet具有更好的的器件耐压性。现有技术的sgt-mosfet的相邻深沟槽之间的屏蔽栅可以起到横向耗尽的作用，电荷耦合效应使得深沟槽底部区域电场峰值拉升，电场沿深度的投影面积增加，在达到同样bv的情况下，使用更低电阻率的epi(epitaxy,简称epi)以实现rdson(导通状态电阻)的降低。由于屏蔽栅为掺杂多晶硅形成，电流经过屏蔽栅时存在压降，电位沿深沟槽的深度由深到浅降低。虽然可以将深沟槽底部的电场强度拉升，但整个电场分布没法完全拉平，从而限制了sgt-mosfet器件的bv的提升。
4.目前，通过沿深沟槽深度调整epi浓度可以进行弥补，但缺点在于：第一，需要专业epi设备制造商通过多批次完成，且每批次硅片数量至少多于一片的多次尝试，研发时间久，使用硅片数多；第二，epi工艺过程中的高温使epi浓度梯度被削弱，且后期sgt-mosfet器件制程中的高温工艺的温度和时间会影响epi中高浓度向低浓度扩散速度和最终浓度分布，从而影响bv提升效果。


技术实现要素：

5.本发明的目的在于克服现有技术存在的上述缺陷，提供一种sgt-mosfet半导体器件的制备方法。
6.为实现上述目的，本发明方面提供一种sgt-mosfet半导体器件的制备方法，其特征在于，包括：
7.提供半导体衬底，所述半导体衬底具有深沟槽；
8.在所述半导体衬底上形成初始第一牺牲层，所述初始第一牺牲层还覆盖所述深沟槽的侧壁和底部；
9.采用注入工艺对所述初始第一牺牲层进行离子注入，在所述半导体衬底上形成覆盖所述深沟槽侧壁和底部的第一牺牲层以及位于所述第一牺牲层上的第二牺牲层；
10.在所述第二牺牲层上形成第三牺牲层；
11.形成填充所述深沟槽的阻挡层；
12.以所述阻挡层为掩模，去除所述第二牺牲层、所述第三牺牲层，以及部分位于所述
深沟槽侧壁的所述第一牺牲层，位于所述深沟槽侧壁的剩余的第一牺牲层的厚度沿所述深沟槽侧壁向所述深沟槽的底部逐渐增大；
13.去除所述阻挡层。
14.优选地，所述深沟槽的侧壁与底部的角度为86.5
°
～89.5
°
。
15.优选地，所述半导体衬底为硅衬底，所述初始第一牺牲层的材料为氧化硅，所述第一牺牲层的形成工艺包括热氧化法，所述初始第一牺牲层的厚度为2000埃～8000埃。
16.优选地，所述离子注入的离子为氩离子，所述注入工艺的注入能量为30kev～100kev，所述离子注入的注入深度为300埃～500埃，所述第二牺牲层的厚度为300埃～500埃，所述第二牺牲层的致密性低于所述第一牺牲层的致密性。
17.优选地，所述第三牺牲层的致密性低于所述第二牺牲层的致密性，所述第三牺牲层的厚度为200埃～800埃，所述第三牺牲层的形成工艺包括化学气相沉积。
18.优选地，所述阻挡层包括光刻胶层或barc层中的一种，所述阻挡层的高度低于或等于位于所述半导体衬底上的第三牺牲层的表面。
19.优选地，采用各向同性的刻蚀工艺去除所述第二牺牲层、所述第三牺牲层，以及部分位于所述深沟槽侧壁的所述第一牺牲层；所述各向同性的刻蚀工艺包括各向同性的湿法刻蚀或各向同性的干法刻蚀工艺中的一种或两种组合；所述第三牺牲层的刻蚀去除率大于所述第二牺牲层的刻蚀去除率；所述第二牺牲层的刻蚀去除率大于所述第一牺牲层的刻蚀去除率。
20.优选地，所述注入工艺为单一连续离子注入工艺，位于所述深沟槽侧壁的剩余的第一牺牲层具有与所述深沟槽侧壁成锐角相交的倾斜表面，且所述倾斜表面为连续平滑的表面。
21.优选地，位于所述深沟槽侧壁的剩余的第一牺牲层还具有与所述深沟槽侧壁平行的垂直表面，具有所述倾斜表面的第一牺牲层通过所述具有垂直表面的第一牺牲层与位于所述深沟槽底部的第一牺牲层相连。
22.优选地，所述注入工艺为单一台阶式离子注入工艺，所述单一台阶式离子注入工艺的注入能量步进式减少，位于所述深沟槽侧壁的剩余的第一牺牲层具有沿所述深沟槽侧壁向所述深沟槽的底部梯度下降的台阶表面。
23.从上述技术方案可以看出，本发明提供一种sgt-mosfet半导体器件的制备方法，通过对深沟槽侧壁的初始第一牺牲层进行离子注入，从而在所述半导体衬底上形成覆盖所述深沟槽侧壁和底部的第一牺牲层以及位于所述第一牺牲层上的第二牺牲层，所述第二牺牲层的致密性低于所述第一牺牲层的致密性；在所述第二牺牲层上形成第三牺牲层，所述第三牺牲层的致密性低于所述第二牺牲层的致密性，从而在所述深沟槽的侧壁形成致密性从外向内递增的膜层结构，通过在深沟槽填充阻挡层，然后以所述阻挡层为掩模，去除所述第二牺牲层、所述第三牺牲层，以及部分位于所述深沟槽侧壁的所述第一牺牲层，位于所述深沟槽侧壁的剩余的第一牺牲层的厚度沿所述深沟槽侧壁向所述深沟槽的底部逐渐增大，且位于所述深沟槽侧壁的剩余的第一牺牲层的表面形状可通过注入工艺实现调节，从而实现对sgt纵向耗尽的调节，进而实现bv提升的优化，具有显著的意义。
附图说明
24.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
25.图1至图7示出了根据本发明实施例的一种sgt-mosfet半导体器件的制备方法的工艺步骤示意图。
具体实施方式
26.为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
27.需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
28.为使本发明的目的、技术方案和优点更加清楚，下面结合附图，对本发明的具体实施方式作进一步的详细说明，图1至图7示出了根据本发明实施例的一种sgt-mosfet半导体器件的制备方法的工艺步骤示意图。
29.如图1所示，提供半导体衬底100，所述半导体衬底100具有深沟槽101。
30.提供的半导体衬底100可以为si衬底、ge衬底、sige衬底、sic衬底、soi(绝缘体上硅，silicon on insulator)衬底或goi(绝缘体上锗，germanium on insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或iii-v族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如si/sige等，还可以其他外延结构，例如sgoi(绝缘体上锗硅)等。在一实施例中，所述半导体衬底100为硅衬底，在所述硅衬底上沉积外延层，然后图形化所述外延层，在所述外延层内形成深沟槽101。在本实施例中，所述半导体衬底100为硅衬底，通过光刻工艺在所述半导体衬底100上形成图形化光刻胶层，所述图形化光刻胶层定义出所述深沟槽101的位置和形状，以所述图形化光刻胶层为掩模，刻蚀所述半导体衬底100，在所述半导体衬底100内形成若干个深沟槽101，再去除所述图形化光刻胶层，所述深沟槽101的侧壁与底部的角度为86.5
°
～89.5
°
。在本实施例中，形成所述深沟槽101后，还圆角化所述深沟槽101底部的角，形成u型所述深沟槽101。所述深沟槽101的截面形状还包括矩形、正方形所组成群组中的一种或矩形、正方形、正“v”形及反“v”形中的两种以上。由于该工艺在本领域中是已知的，所以这里不再重复细节。
31.如图2所示，在所述半导体衬底100上形成初始第一牺牲层110，所述初始第一牺牲层110还覆盖所述深沟槽101的侧壁和底部。
32.经过标准表面清洁后，在所述半导体衬底100上通过使用本领域已知的技术形成初始第一牺牲层110，这些技术包括但不限于使用物理沉积、例如低压化学气相沉积(lpcvd)的化学沉积、例如等离子体增强化学汽相沉积(pecvd)等离子体沉积、物理化学沉积的组合沉积、脉冲激光沉积、热蒸发、电子束蒸发、例如直流溅射和射频溅射的溅射沉积、原子排列(atomic alignment)、湿法氧化，干法氧化，化学溶液氧化等领域内熟知的技术形
成初始第一牺牲层110。在本实施例中，所述初始第一牺牲层110的形成工艺为热氧化法，所述半导体衬底100为硅衬底，通过热氧化法在所述半导体衬底100上形成初始第一牺牲层110，所述初始第一牺牲层110的材料为氧化硅，通过热氧化法在所述深沟槽101的侧壁和底部形成一层致密的氧化硅，所述初始第一牺牲层110的厚度为2000埃～8000埃。
33.如图3所示，采用注入工艺对所述初始第一牺牲层110进行离子注入，在所述半导体衬底100上形成覆盖所述深沟槽101侧壁和底部的第一牺牲层(未图示)以及位于所述第一牺牲层上的第二牺牲层(未图示)。
34.所述注入工艺包括单一连续离子注入工艺或单一台阶式离子注入工艺中的一种，单一台阶式离子注入工艺的注入能量步进式减少。在本实施例中，采用一次离子注入工艺通过对所述的初始第一牺牲层110进行氩离子注入，所述离子注入的离子为氩离子，所述注入工艺的注入能量为30kev～100kev，所述离子注入的注入深度为300埃～500埃，所述第二牺牲层的厚度为300埃～500埃，所述第二牺牲层的致密性低于所述第一牺牲层的致密性，在本实施例中，通过对致密的氧化硅进行氩离子注入，所述第二牺牲层为掺杂氩离子的氧化硅层，所述掺杂氩离子的氧化硅层的致密性低于未掺杂的第一牺牲层，从而形成致密性从表面向底面逐渐增大的氧化硅层，在后续刻蚀深沟槽101的侧壁的第一牺牲层时，通过所述注入工艺的注入能量和注入角度可以调节所述第一牺牲层的表面与所述深沟槽101的侧壁之间的角度。所述注入工艺为单一连续离子注入工艺，所述第二牺牲层的表面的致密度逐渐向底面增大，后续位于所述深沟槽侧壁的剩余的第一牺牲层的具有与所述深沟槽侧壁成锐角相交的倾斜表面，且所述倾斜表面为连续平滑的表面；所述注入工艺为单一台阶式离子注入工艺，且所述单一台阶式离子注入工艺的注入能量步进式减少，所述第二牺牲层的表面的致密度向底面步进式增大。在另一实施例中，所述注入工艺仅对所述深沟槽101侧壁和底部的初始第一牺牲层110进行离子注入。
35.如图4所示，在所述第二牺牲层120上形成第三牺牲层121。
36.所述第三牺牲层121的厚度为200埃～800埃，所述第三牺牲层121的形成工艺包括化学气相沉积，所述第三牺牲层121还位于所述深沟槽101的侧壁和底部。所述第三牺牲层121的致密性低于所述第二牺牲层120的致密性，在一实施例中，所述第三牺牲层121为采用hdpcvd法形成所述的氧化硅层。hdpcvd法沉积的所述氧化硅层覆盖于所述第二牺牲层120的表面，能使通过热氧化法并掺杂后形成的所述第二牺牲层120的表面更加平坦，以及位于所述深沟槽101的底部的所述第二牺牲层120的拐角过渡更平滑。
37.如图5所示，形成填充所述深沟槽101(未图示)的阻挡层130。
38.所述阻挡层130包括光刻胶层或barc层中的一种。在本实施例中，所述阻挡层130为光刻胶层，通过在所述半导体衬底100上涂布填充所述深沟槽101的光刻胶层，然后通过光刻工艺和显影工艺图形化所述光刻胶层。在另一实施例中，所述阻挡层130为barc层,通过在所述半导体衬底100上涂布填充所述深沟槽101的barc层，然后通过光刻工艺和干法刻蚀工艺图形化所述barc层，形成填充所述深沟槽101的阻挡层130。所述阻挡层130的表面低于或平齐于位于所述半导体衬底110上的第三牺牲层121的表面。在本实施例中，所述阻挡层130的表面平齐于位于所述半导体衬底110上的第三牺牲层121的表面，所述阻挡层130的表面位置影响了后续刻蚀所述深沟槽101的侧壁的第一牺牲层111的刻蚀时间，进而影响所述深沟槽101侧壁的剩余的第一牺牲层111的形状。
39.如图6所示，以所述阻挡层130为掩模，去除所述第二牺牲层(未图示)、所述第三牺牲层(未图示)，以及部分位于所述深沟槽(未图示)侧壁的所述第一牺牲层111，位于所述深沟槽侧壁的剩余的第一牺牲层111的厚度沿所述深沟槽侧壁向所述深沟槽的底部逐渐增厚。
40.采用各向同性的刻蚀工艺去除所述第二牺牲层、所述第三牺牲层，以及部分位于所述深沟槽侧壁的所述第一牺牲层111；所述各向同性的刻蚀工艺包括各向同性的湿法刻蚀或各向同性的干法刻蚀工艺中的一种或两种组合；通过对初始第一牺牲层进行离子注入，实现致密性从第三牺牲层向第二牺牲层，再向第一牺牲层逐渐增加的膜层结构，所述第三牺牲层的刻蚀去除率大于所述第二牺牲层的刻蚀去除率；所述第二牺牲层的刻蚀去除率大于所述第一牺牲层的刻蚀去除率。而且，以所述阻挡层130为掩模，所述刻蚀工艺沿所述深沟槽侧壁向下刻蚀所述第二牺牲层、所述第三牺牲层，以及所述第一牺牲层，随着刻蚀深度的加深，刻蚀速率下降，最终形成位于所述深沟槽侧壁的剩余的第一牺牲层111的厚度沿所述深沟槽侧壁向所述深沟槽的底部逐渐增厚。在本实施例中，所述刻蚀工艺还去除位于所述半导体衬底100上的第一牺牲层111和第二牺牲层120。所述注入工艺为单一连续离子注入工艺，所述第二牺牲层的表面的致密度逐渐向底面增大，位于所述深沟槽侧壁的剩余的第一牺牲层111具有与所述深沟槽侧壁成锐角相交的倾斜表面，经过刻蚀后剩余的第一牺牲层111具有倾斜表面，且所述倾斜表面为连续平滑的表面，位于所述深沟槽101侧壁的剩余第一牺牲层111的膜厚呈现从深沟槽101侧壁上部逐渐向深沟槽101底部增厚的趋势。通过调节所述单一连续离子注入工艺的注入能量可以调节所述深沟槽101侧壁的剩余的第一牺牲层111的表面的倾斜斜率，从而实现对sgt纵向耗尽的调节，进而实现bv提升的优化。在一实施例中，位于所述深沟槽侧壁的剩余的第一牺牲层111还具有与所述深沟槽侧壁平行的垂直表面，具有所述倾斜表面的第一牺牲层111通过所述具有垂直表面的第一牺牲层111与位于所述深沟槽底部的第一牺牲层111相连，剩余的第一牺牲层111暴露出部分所述深沟槽101的部分上侧壁表面；在另一实施例中，所述剩余的第一牺牲层111完全覆盖所述深沟槽101的侧壁表面。在一实施例中，所述注入工艺为单一台阶式离子注入工艺，所述单一台阶式离子注入工艺的注入能量步进式减少，所述单一台阶式离子注入工艺在所述深沟槽101的侧壁形成致密性从外向内逐渐递增的第二牺牲层，以所述阻挡层130为掩模，刻蚀所述第二牺牲层、所述第三牺牲层和所述第一牺牲层111，位于所述深沟槽侧壁的剩余的第一牺牲层111具有沿所述深沟槽侧壁向所述深沟槽的底部梯度下降的台阶表面。
41.如图7所示，去除所述阻挡层130。
42.由于该工艺在本领域中是已知的，所以这里不再重复细节。
43.在一实施例中，去除所述阻挡层130之后，还包括：回刻蚀所述深沟槽101侧壁的剩余的第一牺牲层111，确保所述深沟槽101底部的第二牺牲层120完全去除；同时，通过回刻蚀所述深沟槽101侧壁的剩余的第一牺牲层111，暴露出所述深沟槽101的部分上侧壁表面，剩余的第一牺牲层具有与所述深沟槽侧壁成锐角相交的倾斜表面以及位于所述深沟槽底部的平行于所述半导体衬底表面的水平表面。
44.基于本发明的方法制备的sgt-mosfet半导体器件的制备方法，所述第二牺牲层的致密性低于所述第一牺牲层的致密性；在所述第二牺牲层上形成第三牺牲层，所述第三牺牲层的致密性低于所述第二牺牲层的致密性，从而在所述深沟槽的侧壁形成致密性从外向
内递增的膜层结构，通过在深沟槽填充阻挡层，然后以所述阻挡层为掩模，去除所述第二牺牲层、所述第三牺牲层，以及部分位于所述深沟槽侧壁的所述第一牺牲层，位于所述深沟槽侧壁的剩余的第一牺牲层的厚度沿所述深沟槽侧壁向所述深沟槽的底部逐渐增大，且位于所述深沟槽侧壁的剩余的第一牺牲层的表面形状可通过注入工艺实现调节，进而实现bv提升的优化，具有显著的意义。
45.以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
46.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。