基于沟道掺杂调控的隧穿晶体管的三态反相器及制备方法

1.本发明属于微电子技术领域，具体涉及一种基于沟道掺杂调控的隧穿晶体管的三态反相器以及制备方法。


背景技术：

2.目前集成电路种类繁多体系庞大，金属氧化物场效应晶体管(mosfet，metal-oxide-semiconductor field effect transistor)一直是集成电路的基本单元，也是其核心所在。从1947年第一个mosfet诞生以来，mosfet物理沟道长度(特征尺寸)就一直按照摩尔定律缩减，在过去的几十年中，晶体管尺寸缩小为集成电路面积的缩放提供了有效的解决方案，但随着芯片的复杂程度增加，电路信息密度也成倍增加，集成电路发展仍面临着尺寸的限制，若采用三元系统替代传统二元系统为基本架构，可以显著减少晶体管数量，降低芯片整体的复杂程度，三元、四元甚至更高的多值逻辑系统可以有效的增加电路的信息密度，可以解决按照摩尔定律缩小的器件及芯片在涉及大量数据转换的实际应用中的技术限制，例如神经网络、机器学习、人工智能、物联网等方向。
3.传统mos结构三态器件由于mos结构的限制，在截止状态下仍有较大的关态电流，并且需要较高的驱动电压vdd(》1.0v)来驱动电路，所以在大规模集成电路设计中需要考虑mos结构造成的功耗问题。tfet器件作为以带带隧穿(band-to-band-tunneling)为机理的器件相比mos结构可以获得更低的关态电流，并且再外加较低偏压(《0.6v)下即可驱动器件的三态特性，同时tfet器件具有二次开启特性，不同的隧穿机制可以获得不同数量级的开态电流，使三态器件获得稳定的三态特性。综上，tfte器件在三态电路中展现出比mos器件更加优异的性能，在三态电路领域有很大的应用前景。
4.为使集成电路匹配在神经网络，机器学习等领域的应用，国际上有许多学者致力于研究基于btbt电流的稳定三态器件，以求利用tfet良好的器件特性克服mos结构三态器件在大规模集成电路中面临的功耗问题。
5.因此，当前三态ctfet器件研制存在的主要问题为：如何在使用ntfet器件与ptfet器件良好匹配出稳定的三态ctfet。


技术实现要素：

6.为了解决现有技术中存在的上述问题，本发明提供了一种基于沟道掺杂调控的隧穿晶体管的三态反相器及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
7.第一方面，本发明提供的一种基于沟道掺杂调控的隧穿晶体管的三态反相器的制备方法包括：
8.步骤1：选择衬底1；
9.步骤2：利用浅沟槽隔离方法在衬底1的隔离区刻蚀隔离槽2，隔离出ntfet与ptfet的有源区；
10.步骤3：在衬底1上利用光刻胶进行掩蔽实现离子注入，形成ntfet的沟道区3以及
ptfet的沟道区4；
11.步骤4：在衬底紧挨沟道区利用光刻胶进行掩蔽，实现离子注入，以形成ntfet的漏区5-1与ptfet的源区5-2；
12.步骤5：在衬底紧挨ntfet的漏区5-1以及紧挨ptfet的源区5-2利用光刻胶进行掩蔽，实现离子注入，以形成ntfet的源区6-1与ptfet的漏区6-2；
13.步骤6：使用快速退火工艺对步骤5所形成的结构进行退后处理，以激活杂质离子并修复离子注入引起的晶格损伤；
14.步骤7：通过原子层淀积技术ald，在退火处理后所形成结构上沉积high-k栅氧化层介质形成栅介质层7，以提高tfet的栅控能力；
15.步骤8：利用磁控溅射在栅介质层7上形成tin栅金属层8，并用光刻胶掩蔽tin栅金属层8；
16.步骤9：利用湿法腐蚀在tin栅金属层8上进行腐蚀，并剥离光刻胶，形成栅氧图形9；
17.步骤10：在栅氧图形9上，利用干法刻蚀形成栅氧形状10并漏出源漏接触电极区域；
18.步骤11：以电子束蒸发技术在源漏接触电极区域形成源漏接触金属电极11；
19.步骤12：剥离光刻胶形成源漏电极11，并进行退火以形成欧姆接触；
20.步骤13：使用化学气相淀积pecvd技术，在退火后所形成的结构上淀积sio2形成钝化保护层12，并在钝化保护层12上开接触孔；
21.步骤14：在接触孔位置淀积互联金属，并反刻形成连接ptfet与ntfet的互联线13，完成基于沟道掺杂调控的隧穿晶体管的三态反相器的制备。
22.可选的，步骤1中衬底1为2寸单抛n100本征si衬底，厚度为500
±
25μm；步骤2中利用浅沟槽隔离方法在隔离区刻蚀深度为300
±
50nm，侧壁角度为90
±5°
的隔离沟槽，并填充sio2作为隔离介质。
23.可选的，步骤3中实现离子注入形成ntfet的沟道区3的掺杂剂为硼，剂量为2e
14
～5e
14
cm-2
，注入能量为4～10kev；实现离子注入形成ptfet的沟道区4的掺杂剂为砷，剂量为2e
14
～5e
14
cm-2
，注入能量为4～10kev。
24.可选的，步骤4中实现离子注入的掺杂剂为硼，剂量为2e
15
～3e
15
cm-2
，注入能量为8～12kev；步骤6中快速热退火的退火温度为950～1050℃，时长为5-10s。
25.可选的，步骤7包括：通过原子层淀积技术ald形成厚度为3～5nm的high-k栅氧化层作为栅介质层7；步骤9包括：通过磁控溅射的方法在栅介质层7上形成tin栅金属层8，并剥离光刻胶形成栅电极，栅电极厚度100～150nm。
26.可选的，步骤11包括：
27.通过电子束蒸发技术在源漏接触电极区域蒸发20～30nm ni金属，30～40nm pt金属，100～120nm au金属。
28.可选的，步骤12中通过快速热退火在si表面形成镍硅合金，形成良好的欧姆接触，快速热退火的退火温度为600～650℃，时长为30s。
29.可选的，步骤13包括：
30.通过化学气相淀积pecvd，在步骤12已形成的器件上淀积150～200nm的sio2，并刻
蚀钝化层形成接触孔。
31.可选的，步骤14包括：
32.在接触孔位置上淀积200～300nm互联金属al，通过反刻al形成互联线13，将ptfet与ntfet的漏极连接形成反相器的输出端vout，ptfet与ntfet栅电极相连接形成反相器的输入端vin，ptfet的源端接高电平vdd，ntfet的源端接低电平gnd。
33.第二方面，本发明提供的一种基于沟道掺杂调控的隧穿晶体管的三态反相器，使用第一方面的基于沟道掺杂调控的隧穿晶体管的三态反相器的制备方法制备而成。
34.本发明的有益效果：
35.第一，本发明提供的一种基于沟道掺杂调控的隧穿晶体管的三态反相器的制备方法，在隧穿机理上采用线隧穿与面隧穿结合的方式制备新型三态ctfet。本发明主要采用沟道掺杂调控，采用沟道区重掺杂，使器件有较大的(绝对值)阈值电压，在使两个器件在关断的状态下工作在三态电路的中间态，并且本发明栅极采用overlap结构，使得三态ctfet相比于传统的cfet结构可以同时获得点隧穿和面隧穿电流，既能在更小的栅压下得到更大的电流和更低的亚阈值摆幅，也能由于隧穿发生的栅压不同，获得较为稳定的三态特性。同时本发明的反相器随着沟道浓度掺杂的改变可以在一定程度上实现两态与三态间的转化。
36.第二，本发明所涉及的ntfet与ptfet均采用本征si衬底，均为平面结构，与传统si-tfet工艺流程大致相同，有利于制备与集成，同时与现有cmos工艺兼容。
37.以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
38.图1为本发明实现基于沟道掺杂调控的隧穿晶体管的三态反相器的工艺流程图；
39.图2为本发明在本征si衬底1上进行浅沟槽隔离形成隔离槽2，隔离出ntfet与ptfet的有源区的剖面结构示意图；
40.图3为本发明以光刻胶做掩蔽进行离子注入，形成ntfet沟道区3的剖面结构示意图；
41.图4为本发明以光刻胶做掩蔽进行离子注入，形成ptfet沟道区4的剖面结构示意图；
42.图5为本发明以光刻胶做掩蔽进行离子注入，形成ntfet漏区5-1与ptfet5-2源区的剖面结构示意图；
43.图6为本发明以光刻胶做掩蔽进行离子注入，形成ntfet源区6-1与ptfet漏区6-2的剖面结构示意图；
44.图7为本发明使用原子层淀积技术生长ntfet与ptfet栅氧化层7的剖面结构示意图；
45.图8为本发明使用磁控溅射生长tin金属层8并且用光刻胶掩蔽栅金属结构的剖面结构示意图；
46.图9为本发明利用湿法腐蚀形成栅图形9并且去除光刻胶的剖面结构示意图；
47.图10为本发明利用干法刻蚀形成栅形状10的剖面结构示意图；
48.图11为本发明使用电子束蒸发技术形成ntfet与ptfet源漏金属接触电极11的剖面结构示意图；
49.图12为本发明剥离形成源漏栅电极11并且退火形成欧姆接触的剖面结构示意图；
50.图13为本发明使用化学气相淀积(pecvd)技术，淀积sio2钝化保护层12并开接触孔的剖面结构示意图；
51.图14为本发明淀积互联金属al，并反刻al形成互联线13，最终形成新型平面ctfet的剖面结构示意图；
52.图15为本发明实现基于沟道掺杂调控的隧穿晶体管的三态反相器的剖面结构示意图。
具体实施方式
53.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
54.如图1所示，本发明提供的一种基于沟道掺杂调控的隧穿晶体管的三态反相器的制备方法包括：
55.步骤1：选择衬底1；
56.其中，本步骤的衬底1可以选取2寸单抛n100本征si衬底，厚度为500
±
25μm。
57.步骤2：利用浅沟槽隔离方法在衬底1的隔离区刻蚀隔离槽2，隔离出ntfet与ptfet的有源区；
58.如图2所示，图2为本发明隔离出ntfet与ptfet的有源区的剖面结构示意图。本步骤可以利用浅沟槽隔离方法在隔离区刻蚀深度为300
±
50nm，侧壁角度为90
±5°
的隔离沟槽，并填充sio2作为隔离介质。
59.步骤3：在衬底1上利用光刻胶进行掩蔽实现离子注入，形成ntfet的沟道区3以及ptfet的沟道区4；
60.如图3以及图4所示，图3为ntfet沟道区3的剖面结构示意图。图4为ptfet沟道区4的剖面结构示意图。本步骤3中实现离子注入形成ntfet的沟道区3的掺杂剂为硼，剂量为2e
14
～5e
14
cm-2
，注入能量为4～10kev；实现离子注入形成ptfet的沟道区4的掺杂剂为砷，剂量为2e
14
～5e
14
cm-2
，注入能量为4～10kev。
61.步骤4：在衬底紧挨沟道区利用光刻胶进行掩蔽，实现离子注入，以形成ntfet的漏区5-1与ptfet的源区5-2；
62.如图5所示，图5为形成ntfet漏区5-1与ptfet源区5-2的剖面结构示意图。本步骤4中实现离子注入的掺杂剂为硼，剂量为2e
15
～3e
15
cm-2
，注入能量为8～12kev。
63.步骤5：在衬底紧挨ntfet的漏区5-1以及紧挨ptfet的源区5-2利用光刻胶进行掩蔽，实现离子注入，以形成ntfet的源区6-1与ptfet的漏区6-2；
64.如图6所示，图6为形成ntfet源区6-1与ptfet漏区6-2的剖面结构示意图。本步骤中离子注入掺杂剂为砷，剂量为2e
15
～3e
15
cm-2
，注入能量为8～12kev。
65.步骤6：使用快速退火工艺对步骤5所形成的结构进行退后处理，以激活杂质离子并修复离子注入引起的晶格损伤；
66.其中，快速热退火的退火温度为950～1050℃，时长为5-10s。
67.步骤7：通过原子层淀积技术ald，在退火处理后所形成结构上沉积high-k栅氧化层介质形成栅介质层7，以提高tfet的栅控能力；
68.如图7所示，图7为使用原子层淀积技术生长ntfet与ptfet栅氧化层7的剖面结构示意图。本步骤7可以通过原子层淀积技术ald形成厚度为3～5nm的hfo2栅氧化层作为栅介质层7；本发明沉积栅介质层7的材料包括但不限于al2o3或hfo2等。
69.步骤8：利用磁控溅射在栅介质层7上形成tin栅金属层8，并用光刻胶掩蔽tin栅金属层8；
70.如图8所示，图8为使用磁控溅射生长tin金属层8并且用光刻胶掩蔽栅金属结构的剖面结构示意图。本步骤通过磁控溅射的方法在栅介质层7上形成tin栅金属层8，并剥离光刻胶形成栅电极，栅电极厚度100～150nm。
71.步骤9：利用湿法腐蚀在tin栅金属层8上进行腐蚀，并剥离光刻胶，形成栅氧图形9；
72.参考图9，图9为利用湿法刻蚀形成栅氧图形9并且去除光刻胶的剖面结构示意图。
73.步骤10：在栅氧图形9上，利用干法腐蚀形成栅氧形状10并漏出源漏接触电极区域；
74.参考图10，图10为干法刻蚀形成栅氧形状10的剖面结构示意图。
75.步骤11：以电子束蒸发技术在源漏接触电极区域形成源漏接触金属电极11；
76.如图11所示，图11为使用电子束蒸发技术形成ntfet与ptfet源漏金属接触电极11的剖面结构示意图。本步骤可以通过电子束蒸发技术在源漏接触电极区域蒸发20～30nm ni金属，30～40nm pt金属，100～120nm au金属。
77.步骤12：剥离光刻胶形成源漏电极11，并进行退火以形成欧姆接触；
78.如图12，图12为剥离形成源漏栅电极11并且退火形成欧姆接触的剖面结构示意图。本步骤中通过快速热退火在si表面形成镍硅合金，形成良好的欧姆接触，快速热退火的退火温度为600～650℃，时长为30s。
79.步骤13：使用化学气相淀积pecvd技术，在退火后所形成的结构上淀积sio2形成钝化保护层12，并在钝化保护层12上开接触孔；
80.如图13所示，图13为使用化学气相淀积pecvd技术，淀积sio2钝化保护层12并开接触孔的剖面结构示意图。本步骤可以通过化学气相淀积pecvd，在步骤12已形成的器件上淀积150～200nm的sio2，并刻蚀钝化层形成接触孔。
81.步骤14：在接触孔位置淀积互联金属，并反刻形成连接ptfet与ntfet的互联线13，完成基于沟道掺杂调控的隧穿晶体管的三态反相器的制备。
82.如图14，图14为淀积互联金属al，并反刻al形成互联线13，最终形成新型平面ctfet的剖面结构示意图。本步骤在接触孔位置上淀积200～300nm互联金属al，通过反刻al形成互联线13，将ptfet与ntfet的漏极连接形成反相器的输出端vout，ptfet与ntfet栅电极相连接形成反相器的输入端vin，ptfet的源端接高电平vdd，ntfet的源端接低电平gnd。
83.如图15所示，本发明提供的一种基于沟道掺杂调控的隧穿晶体管的三态反相器，使用基于沟道掺杂调控的隧穿晶体管的三态反相器的制备方法制备而成。
84.本发明提供的基于沟道掺杂调控的隧穿晶体管的三态反相器为新型平面三态ctfet，其中包括ntfet与ptfet。
85.ntfet的参数如下：为了提高栅控能力，栅介质氧化层材料采用al2o3，hfo2等高k介质，厚度为t
ox
＝3～5nm。为了更好实现三态ctfet器件特性，采用本征soi衬底，器件的si体
厚度为50nm，器件的氧化层厚度为30nm，沟长为100nm，并且为使三态更加的稳定，本发明采用沟道区重掺杂，p

源区、n

漏区，沟道区的掺杂浓度分别为2
×
10
19
～5
×
10
19
cm-3
、2
×
10
19
cm-3
～5
×
10
19
cm-3
与3
×
10
18
～1
×
10
19
cm-3
。为了抑制tfet的双极效应并不影响开态电流，栅极与漏极距离为45～75nm。为了使器件的隧穿机制为不同栅压下的点隧穿与面隧穿，器件的栅控区栅氧化层采用overlap结构，长度为120～150nm。
86.ptfet的参数如下：为了提高栅控能力，栅介质氧化层材料采用al2o3，hfo2等高k介质，厚度为t
ox
＝3～5nm。为了更好实现三态ctfet器件特性，采用本征soi衬底，器件的si体厚度为50nm，并且为使三态更加的稳定，本发明采用沟道区重掺杂，p

源区、n

漏区，沟道区的掺杂浓度分别为2
×
10
19
～5
×
10
19
cm-3
、2
×
10
19
cm-3
～5
×
10
19
cm-3
与3
×
10
18
～1
×
10
19
cm-3
。为了抑制tfet的双极效应并不影响开态电流，栅极与漏极距离为45～75nm。为了使器件的隧穿机制为不同栅压下的点隧穿与面隧穿，器件的栅控区栅氧化层采用overlap结构，长度为120～150nm。
87.ntfet与ptfet中均为平面结构，采用si衬底结构，有利于小尺寸反相器结构的实现。在ntfet与ptfet中均使用点隧穿和面隧穿的隧穿机理，同时应用点隧穿和面隧穿机制有利于得到较大的开态电流和较陡峭的亚阈值斜率，可以使得tfet反相器的工作频率提高。沟道区与源区overlap结构的设计可以调控ntfet与ptfet的隧穿电流，方便电路设计者调节ntfet与ptfet匹配。并且采用overlap结构也可以在一定程度上抑制tfet的双极效应，从而降低反相器的静态功耗，并抑制米勒电容造成的过冲电压。
88.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。