半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着超大规模集成电路性能的不断提高、器件尺寸的逐渐缩小及密度不断增大，在半导体制程的后段金属制程中，业界选用铜和低介电常数材料作为后段金属互连及金属间介电质材料(imd，inter-metal dielectric)，以减小互连的电阻电容延迟(rc delay)。
3.然而，现有的后段工艺制程及其形成的半导体结构，性能还有待改善。


技术实现要素：

4.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。
5.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的第一金属层，所述第一金属层包括若干第一区，若干所述第一区环绕所述第一金属层的中心点均匀分布；位于第一区上的若干排第一插塞，所述若干排第一插塞沿所述中心点至所述第一金属层边缘的方向排布，相邻两排第一插塞的中心线不重合，所述中心线经过所述中心点。
6.可选的，所述第一金属层还包括若干第二区，所述第二区位于相邻的第一区之间。
7.可选的，还包括：位于第二区上的若干第二插塞，若干所述第二插塞自所述中心点向所述第一金属层边缘平行排列。
8.可选的，所述第一金属层投影于衬底表面的形状为矩形或圆形。
9.可选的，所述第一金属层投影于衬底表面的形状为矩形时，所述第二区的对称轴为所述第一金属层的对角线。
10.可选的，所述第二插塞投影于衬底表面的图形为矩形。
11.可选的，所述第二插塞投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第二插塞的排列方向。
12.可选的，所述第一插塞投影于衬底表面的图形为矩形。
13.可选的，所述第一插塞投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第一区的对称轴方向。
14.可选的，还包括：位于第一插塞上和第二插塞上的第二金属层，所述第二金属层通过第一插塞和第二插塞与第一金属层电连接；位于衬底上的介质结构，所述第一金属层、第二金属层、第一插塞以及第二插塞位于所述介质结构内。
15.可选的，还包括：位于第二金属层上的绝缘层；位于绝缘层内的开口，所述开口暴露出部分所述第二金属层表面；位于开口内的电接触层；与电接触层电连接的导电连接线。
16.可选的，所述衬底包括：基底；位于基底上的器件层，所述器件层包括隔离结构和
位于隔离结构内的器件结构，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一金属层与所述器件结构电连接。
17.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成第一金属层，所述第一金属层包括若干第一区，若干所述第一区环绕所述第一金属层的中心点均匀分布；在第一区上形成若干排第一插塞，所述若干排第一插塞沿所述中心点至所述第一金属层边缘的方向排布，相邻两排第一插塞的中心线不重合，所述中心线经过所述中心点。
18.可选的，所述第一金属层还包括若干第二区，所述第二区位于相邻的第一区之间。
19.可选的，还包括：在第二区上形成若干第二插塞，若干所述第二插塞自所述中心点向所述第一金属层边缘平行排列。
20.可选的，所述第一金属层投影于衬底表面的形状为矩形或圆形。
21.可选的，所述第一金属层投影于衬底表面的形状为矩形时，所述第二区的对称轴为所述第一金属层的对角线。
22.可选的，所述第二插塞投影于衬底表面的图形为矩形。
23.可选的，所述第二插塞投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第二插塞的排列方向。
24.可选的，所述第一插塞投影于衬底表面的图形为矩形。
25.可选的，所述第一插塞投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第一区的对称轴方向。
26.可选的，还包括：在第一插塞上和第二插塞上形成第二金属层，所述第二金属层通过第一插塞和第二插塞与第一金属层电连接；在衬底上形成介质结构，所述第一金属层、第二金属层、第一插塞以及第二插塞位于所述介质结构内。
27.可选的，还包括：在第二金属层上形成绝缘层；在绝缘层内形成开口，所述开口暴露出部分所述第二金属层表面；在开口内形成电接触层；形成与电接触层电连接的导电连接线。
28.可选的，所述衬底包括：基底；位于基底上的器件层，所述器件层包括隔离结构和位于隔离结构内的器件结构，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一金属层与所述器件结构电连接。
29.与现有技术相比，本发明的技术方案具有以下有益效果：
30.本发明技术方案的半导体结构，所述第一金属层包括若干第一区，若干所述第一区环绕所述第一金属层的中心点均匀分布，第一区上具有若干排第一插塞，所述若干排第一插塞沿所述中心点至所述第一金属层边缘的方向排布，相邻两排第一插塞的中心线不重合，所述中心线经过所述中心点。从而使得若干所述第一插塞能够环绕所述第一金属层的中心点由内到外交错排布，后续在受到平行于衬底表面的方向上的剪切力时，能够对任一方向的剪切力进行有效阻挡，从而能够增强第一插塞的抗冲击能力，从而提升了半导体结构的可靠性。
31.进一步，所述第一插塞投影于衬底表面的图形为矩形，所述第二插塞投影于衬底表面的图形为矩形，所述矩形具有较大的表面积，从而所述第一插塞和第二插塞在平行于衬底表面的方向上能够具有较大的受力面积，从而能够增强第一插塞和第二插塞的抗冲击
能力，从而提升了半导体结构的可靠性。
32.进一步，若干所述第二插塞自所述中心点向所述第一金属层边缘平行排列。从而所述第二插塞与第一插塞能够在平行于衬底表面的各个方向上都具有较大的受力面积，从而能够增强第二插塞和第一插塞的抗冲击能力，从而提升了半导体结构的可靠性。
附图说明
33.图1和图2是一实施例中半导体结构的剖面结构示意图和俯视图；
34.图3至图8是一本发明实施例中半导体结构形成过程的剖面结构示意图和俯视图；
35.图9是本发明另一实施例中半导体结构的俯视图。
具体实施方式
36.如背景技术所述，现有的后段工艺制程及其形成的半导体结构，性能还有待改善。现结合具体的实施例进行分析说明。
37.图1和图2是一实施例中半导体结构的剖面结构示意图和俯视图。
38.请参考图1和图2，图1为半导体结构的剖面结构示意图，图2为图1省略连接结构、绝缘层106、电接触层107、第二金属层105以及介质结构104的俯视图，包括：基底100；位于基底100上的器件层101，所述器件层101包括隔离结构(未图示)和位于隔离结构内的器件结构(未图示)，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；位于器件层101上的第一金属层102；位于第一金属层102上的若干插塞103；位于若干插塞103上的第二金属层105；位于器件层101上的介质结构104，所述第一金属层102、插塞103和第二金属层105位于所述介质结构104内；位于介质结构104上和第二金属层105上的绝缘层106；位于绝缘层106内的电接触层107，所述电接触层107与第二金属层105电连接；位于电接触层107上的连接结构，所述连接结构包括连接层108和与连接层108电连接的连接线109，所述连接结构与电接触层107电连接。
39.所述半导体结构中，所述插塞103投影于基底100上的图形通常为圆形，若干所述插塞103在第一金属层102上通常呈阵列排布。所述介质结构104通常为低k介质材料，以减小半导体结构的寄生电容。在形成与电接触层107电连接的连接结构时，所述连接层108的材料通常为焊锡，用以将连接线109与电接触层107连接起来。
40.然而，在点焊锡的过程中，焊锡条无法做到以垂直于基底100表面的方向与电接触层107接触，因此点焊锡的力与电接触107表面的夹角非直角，因此，所述点焊锡的力会沿垂直于基底100表面的方向和平行于基底100表面的方向分解成两个方向的剪切力。当沿平行于基底100表面的方向的剪切力作用于半导体结构上时，一方面，由于介质结构104的低k介质材料孔隙较多从而介质结构104的材料较脆，在沿平行于基底100表面的方向的剪切力作用下所述介质结构104容易发生断裂和分层；另一方面，由于插塞103投影于基底100上的图形为圆形，且若干所述插塞103在第一金属层102上通常呈阵列排布，因此所述插塞103的受力面积较小，从而所述插塞103承受的压强较大，在两方面情况下，所述插塞103与介质结构104之间容易发生分层断裂，从而影响半导体结构性能。
41.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过使所述第一金属层包括若干第一区，若干所述第一区环绕所述第一金属层的中心
点均匀分布，第一区上具有若干排第一插塞，所述若干排第一插塞沿所述中心点至所述第一金属层边缘的方向排布，相邻两排第一插塞的中心线不重合，所述中心线经过所述中心点。从而使得若干所述第一插塞能够环绕所述第一金属层的中心点由内到外交错排布，后续在受到平行于衬底表面的方向上的剪切力时，能够对任一方向的剪切力进行有效阻挡，从而能够增强第一插塞的抗冲击能力，从而提升了半导体结构的可靠性。
42.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
43.图3至图8是本发明一实施例中半导体结构形成过程的剖面结构示意图和俯视图。
44.请参考图3，提供衬底。
45.所述衬底包括：基底200；位于基底200上的器件层201，所述器件层201包括隔离结构(未图示)和位于隔离结构内的器件结构(未图示)，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。
46.在本实施例中，所述基底200的材料为硅。
47.在其他实施例中，所述基底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
48.请参考图4和图5，图5为图4中第一金属层202的俯视图，在衬底上形成第一金属层202，所述第一金属层202包括若干第一区i，若干所述第一区i环绕所述第一金属层202的中心点o均匀分布。
49.所述第一金属层202与所述器件结构电连接。
50.在本实施例中，所述第一金属层202还包括若干第二区ii，所述第二区ii位于相邻的第一区i之间。
51.所述第一金属层202投影于衬底表面的形状为矩形或圆形。
52.在本实施例中，所述第一金属层202投影于衬底表面的形状为矩形时，所述第二区ii的对称轴为所述第一金属层202的对角线。
53.所述第一区i环绕所述第一金属层202的中心点o均匀分布，所述第一区i的数量至少为2个。
54.在本实施例中，所述第一金属层202投影于衬底表面的形状为矩形，所述第一区i的数量为4个。
55.在其他实施例中，所述第一金属层投影于衬底表面的形状为圆形，所述第一区i的数量为若干个。
56.所述第一金属层202的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
57.所述第一金属层202的形成方法包括：在衬底上形成第一介质层(未图示)；在第一介质层内形成第一凹槽(未图示)，所述第一凹槽暴露出器件结构表面；在第一凹槽内和第一介质层上形成第一金属材料层(未图示)；平坦化所述第一金属材料层，直至暴露出衬底表面，形成所述第一金属层202。
58.所述第一介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
59.在本实施例中，所述第一介质层的材料的介电常数小于2.8。所述第一介质层的材料的介电常数较小，因此，能够减少半导体结构的寄生电容，提升半导体结构的性能。
60.请参考图6和图7，图7为图6中省略第二介质层204的第一插塞203和第二插塞在第一金属层202上的分布俯视图，在第一区i上形成若干排第一插塞203，所述若干排第一插塞203沿所述中心点o至所述第一金属层202边缘的方向排布，相邻两排第一插塞203的中心线不重合，所述中心线经过所述中心点o；在第二区ii上形成若干第二插塞205，若干所述第二插塞205自所述中心点o向所述第一金属层202边缘平行排列。
61.所述排列方式的若干第一插塞203，若干所述第一插塞203能够环绕所述第一金属层202的中心点o由内到外交错排布，后续在受到平行于衬底表面的方向上的剪切力时，能够对任一方向的剪切力进行有效阻挡，从而能够增强第一插塞203的抗冲击能力，从而提升了半导体结构的可靠性；所述排列方式的第二插塞205与第一插塞203能够在平行于衬底表面的各个方向上都具有较大的受力面积，从而能够增强第二插塞205与第一插塞203的抗冲击能力，从而提升了半导体结构的可靠性。
62.在本实施例中，所述第一插塞203投影于衬底表面的图形为矩形。所述矩形具有较大的表面积，从而所述第一插塞203在平行于衬底表面的方向上能够具有较大的受力面积，从而能够增强第一插塞203的抗冲击能力，从而提升了半导体结构的可靠性。
63.在本实施例中，所述第二插塞205投影于衬底表面的图形为矩形。所述矩形具有较大的表面积，从而所述第二插塞205在平行于衬底表面的方向上能够具有较大的受力面积，从而能够增强第二插塞205的抗冲击能力，从而提升了半导体结构的可靠性。
64.所述第一插塞203投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第一区i的对称轴方向。
65.所述第二插塞205投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第二插塞205的排列方向。
66.在本实施例中，所述第一插塞203和第二插塞205同时形成。在其他实施例中，所述第一插塞和第二插塞能够不同时形成。
67.所述第一插塞203和第二插塞205的形成方法包括：在第一介质层上和第一金属层202上形成第二介质层204；在第二介质层204内形成第二凹槽(未图示)，所述第二凹槽暴露出第一金属层202表面；在第二凹槽内和第二介质层204上形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出第二介质层204表面，形成所述第一插塞203和第二插塞205。
68.所述第一插塞203的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。所述第二插塞205的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。所述第二插塞205位于第二介质层204内。
69.所述第二介质层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
70.在本实施例中，所述第二介质层204的材料的介电常数小于2.8。所述第二介质层204的材料的介电常数较小，因此，能够减少半导体结构的寄生电容，提升半导体结构的性能。
71.请参考图8，在第一插塞203上和第二插塞205上形成第二金属层206，所述第二金属层206通过第一插塞203和第二插塞205与第一金属层202电连接。
72.所述第二金属层206的形成方法包括：在第二介质层204上、第一插塞203上和第二插塞205上形成第三介质层(未图示)；在第三介质层内形成第三凹槽(未图示)，所述第三凹槽暴露出第一插塞203和第二插塞205表面；在第三凹槽内和第三介质层上形成第二金属材料层(未图示)；平坦化所述第二金属材料层，直至暴露出第三介质层表面，形成所述第二金属层206。
73.所述第二金属层206的材料包括金属，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。
74.所述第三介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
75.在本实施例中，所述第三介质层的材料的介电常数小于2.8。所述第三介质层的材料的介电常数较小，因此，能够减少半导体结构的寄生电容，提升半导体结构的性能。
76.所述第一介质层、第二介质层204和第三介质层构成介质结构。
77.请继续参考图8，在第二金属层206上形成绝缘层207；在绝缘层207内形成开口(未图示)，所述开口暴露出部分所述第二金属层206表面；在开口内形成电接触层208；形成与电接触层208电连接的导电连接线210。
78.所述电接触层208的材料包括金属，所述金属包括铜。
79.所述导电连接线210用于半导体封装中导电器件之间的电连接。
80.在本实施例中，所述导电连接线210通过焊球209与电接触层208电连接。所述焊球209的材料包括锡。
81.由于若干所述第一插塞203能够环绕所述第一金属层202的中心点o由内到外交错排布，若干所述第二插塞205自所述中心点o向所述第一金属层202边缘平行排列，从而在所述电接触层208上形成焊球209时，所述半导体结构受到平行于衬底表面的方向上的剪切力，所述第一插塞203和第二插塞205能够对任一方向的剪切力进行有效阻挡，从而能够增强第一插塞203和第二插塞205的抗冲击能力，从而提升了半导体结构的可靠性。
82.相应地，本发明实施例还提供一种半导体结构，请继续参考图8，包括：
83.衬底；
84.位于衬底上的第一金属层202，所述第一金属层202包括若干第一区i，若干所述第一区i环绕所述第一金属层202的中心点o均匀分布；
85.位于第一区i上的若干排第一插塞203，所述若干排第一插塞203沿所述中心点o至所述第一金属层202边缘的方向排布，相邻两排第一插塞203的中心线不重合，所述中心线经过所述中心点o。
86.在本实施例中，所述第一金属层202还包括若干第二区ii，所述第二区ii位于相邻的第一区i之间。
87.在本实施例中，还包括：位于第二区ii上的若干第二插塞205，若干所述第二插塞205自所述中心点o向所述第一金属层202边缘平行排列。
88.在本实施例中，所述第一金属层202投影于衬底表面的形状为矩形或圆形。
89.在本实施例中，所述第一金属层202投影于衬底表面的形状为矩形时，所述第二区
ii的对称轴为所述第一金属层202的对角线。
90.在本实施例中，所述第二插塞205投影于衬底表面的图形为矩形。
91.在本实施例中，所述第二插塞205投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第二插塞205的排列方向。
92.在本实施例中，所述第一插塞203投影于衬底表面的图形为矩形。
93.在本实施例中，所述第一插塞203投影于衬底表面的图形为长方形时，所述长方形的长边垂直于所述第一区i的对称轴方向。
94.在本实施例中，还包括：位于第一插塞203上和第二插塞205上的第二金属层206，所述第二金属层206通过第一插塞203上和第二插塞205与第一金属层202电连接；位于衬底上的介质结构，所述第一金属层202、第二金属层206、第一插塞203以及第二插塞205位于所述介质结构内。
95.在本实施例中，还包括：位于第二金属层206上的绝缘层207；位于绝缘层207内的开口，所述开口暴露出部分所述第二金属层206表面；位于开口内的电接触层208；与电接触层208电连接的导电连接线210。
96.在本实施例中，所述衬底包括：基底200；位于基底上的器件层201，所述器件层201包括隔离结构和位于隔离结构内的器件结构，所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合；所述第一金属层与所述器件结构电连接。
97.所述半导体结构，所述第一金属层202包括若干第一区i，若干所述第一区i环绕所述第一金属层202的中心点o均匀分布，第一区i上具有若干排第一插塞203，所述若干排第一插塞203沿所述中心点o至所述第一金属层202边缘的方向排布，相邻两排第一插塞203的中心线不重合，所述中心线经过所述中心点o。从而使得若干所述第一插塞203能够环绕所述第一金属层202的中心点o由内到外交错排布，后续在受到平行于衬底表面的方向上的剪切力时，能够对任一方向的剪切力进行有效阻挡，从而能够增强第一插塞203的抗冲击能力，从而提升了半导体结构的可靠性。
98.进一步，所述第一插塞203投影于衬底表面的图形为矩形，所述第二插塞205投影于衬底表面的图形为矩形，所述矩形具有较大的表面积，从而所述第一插塞203和第二插塞205在平行于衬底表面的方向上能够具有较大的受力面积，从而能够增强第一插塞203和第二插塞205的抗冲击能力，从而提升了半导体结构的可靠性。
99.进一步，若干所述第二插塞205自所述中心点o向所述第一金属层202边缘平行排列。从而所述第二插塞205与第一插塞203能够在平行于衬底表面的各个方向上都具有较大的受力面积，从而能够增强第二插塞205与第一插塞203的抗冲击能力，从而提升了半导体结构的可靠性。
100.图9是本发明另一实施例中半导体结构的俯视图。
101.请参考图9，在衬底上形成第一金属层302，所述第一金属层302包括若干第一区i，若干所述第一区i环绕所述第一金属层302的中心点o均匀分布；所述第一金属层302还包括若干第二区ii，所述第二区ii位于相邻的第一区i之间。
102.在本实施例中，所述第一金属层302投影于衬底表面的形状为圆形。此时，所述第二区ii的对称轴为所述第一金属层302的半径。所述第一区i环绕所述第一金属层302的中心点o均匀分布，所述第一区i的数量为若干个，图中示意性地给出了4个。
103.所述第一金属层302的形成方法请参考图4和图5，在此不再赘述。
104.在其他实施例中，所述第一金属层投影于衬底表面的形状还可以是需要的任意图形，如椭圆形等。
105.请继续参考图9，在第一区i上形成若干排第一插塞303，所述若干排第一插塞303沿所述中心点o至所述第一金属层302边缘的方向排布，相邻两排第一插塞303的中心线不重合，所述中心线经过所述中心点o；在第二区ii上形成若干第二插塞305，若干所述第二插塞305自所述中心点o向所述第一金属层302边缘平行排列。
106.所述第一插塞303和第二插塞305的形成过程请参考图6和图7，在此不再赘述。
107.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。