碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法与流程

1.本公开涉及一种沟槽栅极型碳化硅半导体装置、应用了碳化硅半导体装置的电力变换装置以及碳化硅半导体装置的制造方法。


背景技术：

2.作为电力用开关元件，广泛使用mosfet(metal oxide semiconductor field effect transistor/金属氧化物半导体场效应晶体管)、igbt(insulated gate bipolar transistor/绝缘栅极型双极晶体管)之类的绝缘栅极型半导体装置。在绝缘栅极型半导体装置中，使用碳化硅(sic)的半导体装置(以下称为“碳化硅半导体装置”。)受到关注，关于沟槽栅极型碳化硅半导体装置也正在推进开发。
3.在沟槽栅极型半导体装置中，在半导体装置的截止状态下被施加了高的电压时在沟槽底部产生电场集中成为问题。特别是在沟槽栅极型碳化硅半导体装置中，由于碳化硅具有高的绝缘击穿强度，因此比漂移层内的雪崩击穿之前容易产生起因于沟槽底部的电场集中的栅极绝缘膜击穿，因此沟槽底部处的电场集中容易成为问题。
4.作为其对策，已知以下构造：为了缓和沟槽底部处的电场集中，在沟槽的下方设置与漂移层不同的导电型的保护层，进一步在沟槽的侧方设置用于将保护层与源极电极连接的连接层。然而，在这样的结构中，存在以下问题：电场集中于保护层下部和连接层下部，半导体装置的耐压恶化。因此，存在以下技术：通过用低浓度的连接层覆盖高浓度的连接层，缓和连接层与漂移层的接合部的电场(例如参照专利文献1)。
5.专利文献1：wo2018/225600号公报


技术实现要素：

6.然而，在专利文献1所记载那样的沟槽栅极型mosfet构造中，沿着沟槽侧面设置有两层连接层，因此连接层的宽度变大，从而电流路径变窄，因此存在在器件导通时jfet电阻增大、由此导致导通电阻变大这样的问题。
7.本公开是为了解决上述问题而完成的，目的在于得到能够降低器件导通时的jfet电阻且使导通电阻下降的碳化硅半导体装置。
8.本公开所涉及的碳化硅半导体装置具备：第一导电型的基板；第一导电型的漂移层，设置于基板上，由碳化硅构成；第二导电型的体区域，设置于漂移层上；第一导电型的源极区域，设置于体区域上；源极电极，连接于源极区域；栅极绝缘膜，设置于沟槽的内表面，该沟槽贯通体区域和源极区域、且底面位于漂移层中；栅极电极，隔着栅极绝缘膜设置于沟槽内；第二导电型的保护层，设置于栅极绝缘膜的下方；第二导电型的连接层，设置于漂移层内，与保护层及体区域相接；以及第二导电型的电场缓和层，与连接层的底面相接地设置于相比连接层的下方，所述第二导电型的电场缓和层的第二导电型的杂质浓度低于连接层。
9.本公开所涉及的半导体装置的耐压高、且通过将电流路径设置得宽来能够降低器件导通时的jfet电阻，因此具有能够使导通电阻下降这样的效果。
附图说明
10.图1是实施方式1的碳化硅半导体装置的剖面图。
11.图2是表示实施方式1的碳化硅半导体装置的沟槽形成为条状的例子的平面图。
12.图3是表示实施方式1的碳化硅半导体装置的沟槽形成为格子状的例子的平面图。
13.图4是表示实施方式1的碳化硅半导体装置的制造工序中的第一工序的剖面图。
14.图5是表示实施方式1的碳化硅半导体装置的制造工序中的第二工序的剖面图。
15.图6是表示实施方式1的碳化硅半导体装置的制造工序中的第三工序的剖面图。
16.图7是表示实施方式1的碳化硅半导体装置的制造工序中的第四工序的剖面图。
17.图8是用于说明实施方式1的碳化硅半导体装置的制造工序中的电场缓和层的形成方法的剖面图。
18.图9是用于说明实施方式1的碳化硅半导体装置的制造工序中的连接层的形成方法的剖面图。
19.图10是实施方式1的碳化硅半导体装置的主要部分剖面图。
20.图11是分别沿着图10的a-a
′
线和b-b
′
线的杂质浓度曲线的一例。
21.图12是表示第一比较例的碳化硅半导体装置的剖面图。
22.图13是表示第二比较例的碳化硅半导体装置的剖面图。
23.图14是实施方式1的碳化硅半导体装置所涉及的截止时的电场分布的仿真结果。
24.图15是第一比较例的碳化硅半导体装置所涉及的截止时的电场分布的仿真结果。
25.图16是第二比较例的碳化硅半导体装置所涉及的截止时的电场分布的仿真结果。
26.图17是实施方式1的碳化硅半导体装置的第一变形例的剖面图。
27.图18是表示实施方式1的碳化硅半导体装置的第一变形例的制造工序的剖面图。
28.图19是实施方式1的碳化硅半导体装置的第二变形例的剖面图。
29.图20是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第一工序的剖面图。
30.图21是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第二工序的剖面图。
31.图22是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第三工序的剖面图。
32.图23是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第四工序的剖面图。
33.图24是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第五工序的剖面图。
34.图25是表示实施方式1的碳化硅半导体装置的第二变形例的制造工序中的第六工序的剖面图。
35.图26是实施方式2的碳化硅半导体装置的剖面图。
36.图27是实施方式3的碳化硅半导体装置的剖面图。
37.图28是实施方式4的碳化硅半导体装置的剖面图。
38.图29是实施方式4的碳化硅半导体装置的变形例的剖面图。
39.图30是应用了实施方式5的电力变换装置的电力变换系统的框图。
40.附图标记说明
41.1：基板；2：漂移层；3：体区域；4：体接触区域；5：源极区域；6：沟槽；7：保护层；8：连接层；9：电场缓和层；10：栅极绝缘膜；11：栅极电极；12：源极电极；13：漏极电极；14：层间绝缘膜；15：半导体层；17：尾部区域；18：电流扩散层；21：第一漂移层；22：第二漂移层；23：低电阻层；100、101、102、200、300、400：碳化硅半导体装置；500：电力变换装置；501：主变换电路；502：驱动电路；503：控制电路；510：电源；520：负载。
具体实施方式
42.以下，基于附图说明本发明的实施方式。此外，在以下的图中对相同或相当的部分附加相同的符号，不重复其说明。
43.另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”以及“背”等表示特定的位置和方向的用语，但是这些用语是为了便于理解实施方式的内容而使用的，与实际实施时的方向无关。
44.实施方式1.
45.使用图1至图16来说明实施方式1的碳化硅半导体装置。
46.首先，使用图1来说明碳化硅半导体装置100的结构。图1是表示本实施方式的碳化硅半导体装置100的剖面图。
47.此外，在本公开中，参照图1，将碳化硅半导体装置100的相对于基板1而言的源极电极12侧定义为“上”，将相对于基板1而言的漏极电极13侧定义为“下”。
48.如图1所示，碳化硅半导体装置100包括基板1、栅极电极11、源极电极12、漏极电极13、层间绝缘膜14以及半导体层15。在基板1的上侧设置有半导体层15，在基板1的下侧设置有漏极电极13。另外，在半导体层15的表面侧形成有沟槽6，在沟槽6内设置有栅极绝缘膜10和栅极电极11。并且，在半导体层15的上侧，在沟槽6上的区域以覆盖栅极电极11的方式设置有层间绝缘膜14，在未设置层间绝缘膜14的区域设置有源极电极12。
49.基板1是第一导电型的碳化硅半导体基板。另外，半导体层15是在基板1上碳化硅半导体外延晶体生长而设置的半导体层。半导体层15具有漂移层2、体区域3、体接触区域4以及源极区域5。
50.漂移层2是设置于基板1上的第一导电型的半导体层。漂移层2的第一导电型的杂质浓度低于基板1的第一导电型的杂质浓度。另外，在漂移层2内，在沟槽6的下方设置有第二导电型的保护层7，在沟槽6的侧方设置有连接层8，在保护层7的侧方且连接层8的下方设置有电场缓和层9。
51.体区域3是设置于漂移层2上的第二导电型的半导体区域。在体区域3上设置有体接触区域4和源极区域5。
52.体接触区域4是设置于体区域3上的第二导电型的半导体区域。体接触区域4的第二导电型的杂质浓度高于体区域3的第二导电型的杂质浓度。
53.源极区域5是在体区域3上与体接触区域4邻接地设置的第一导电型的半导体区
域。
54.在半导体层15的表面上，以与体接触区域4及源极区域5相接的方式设置有源极电极12。源极电极12由作为ni(镍)、ti(钛)等金属与半导体层15的化合物的硅化物(silicide)构成，与体接触区域4及源极区域5形成欧姆接触。
55.在基板1的背面设置有漏极电极13。漏极电极13是由ni等构成的金属电极。
56.沟槽6在半导体层15中形成为从源极区域5的表面贯通源极区域5和体区域3、且其底面位于漂移层2中。在沟槽6的内表面、即底面和侧面形成有栅极绝缘膜10，并且，以被沟槽6内的栅极绝缘膜10覆盖的方式埋入形成有栅极电极11。
57.在沟槽6的下方形成有保护沟槽底面的第二导电型的保护层7。保护层7被设置成与沟槽6的底部相接、且覆盖沟槽6的底部整体。沟槽6的底部典型的是呈面，但是也可以是顶端细而尖的尖细形状。
58.在沟槽6的侧方设置有第二导电型的连接层8。连接层8被设置成与沟槽6的一个侧面相接、且与体区域3及保护层7相接。连接层8被设置成从漂移层2的最表层起的深度比沟槽6的底部深、且比保护层7的底面浅。此外，连接层8也可以其侧面的一部分与体区域3相接、且其上表面与源极区域5或源极电极12相接。沟槽6的侧面典型的是实质上平行，但是也可以是彼此倾斜的锥形状。
59.保护层7经由连接层8、体区域3以及源极区域5来与源极电极12电连接，由此其电位被接地。该电连接例如通过邻接的单元等来设置。由于保护层7的电位被接地，因此在碳化硅半导体装置100的截止时，耗尽层容易从保护层7向漂移层2扩展。
60.在连接层8的下方设置有第二导电型的电场缓和层9。电场缓和层9被设置成与连接层8的底面相接、且与保护层7的一个侧面相接。电场缓和层9的底面被设置成从漂移层2的最表层起的深度为与保护层7的底面大致相同的深度。另外，电场缓和层9的第二导电型的杂质浓度低于连接层8的第二导电型的杂质浓度。
61.此外，保护层7不限于与沟槽6的底部相接地设置，也可以被设置成在漂移层2内相对于沟槽6的底部向下方分离。另外，保护层7不限于覆盖沟槽6的底部整体，只要被设置成覆盖沟槽6的底部的至少一部分即可。例如，保护层7既可以沿着沟槽6的延伸方向(在条形状的情况下为俯视时的长边方向，在格子形状的情况下按每个沟槽6定义方向)隔开间隔而周期性地配置，也可以被设置成在与延伸方向正交的剖面上覆盖沟槽6的底部的一半左右。或者，保护层7也可以构成为通过以在沟槽6的宽度方向上超出的方式覆盖底部整体来使保护层7的宽度大于沟槽6的宽度。
62.保护层7不限于沿着沟槽6的延伸方向设置，也可以通过在与沟槽6的延伸方向正交的方向上延伸地设置多个来在延伸方向上部分性地周期性地覆盖沟槽6的底部。
63.连接层8不限于与沟槽6的一个侧面的整体相接地设置，也可以与沟槽6的至少一个侧面的至少一部分相接地设置。连接层8也可以设置于在漂移层2内从沟槽6的侧面离开的位置。另外，连接层8不限于从漂移层2的最表层起的深度比沟槽6的底部深、且比保护层7的底面浅，只要被设置成与体区域3及保护层7相接来将它们进行电连接即可。例如，连接层8也可以被设置至从漂移层2的最表层起的深度为与保护层7的底面相同的深度为止，还可以被设置至保护层7的上表面附近为止。
64.连接层8也可以在漂移层2内在邻接的沟槽6之间与沟槽6的延伸方向平行地设置。
在该情况下，连接层8不限于直线地连续地设置，也可以在沟槽6的延伸方向上隔开间隔而周期性地设置。
65.另外，在图1所示的碳化硅半导体装置100中，在沟槽6的第一侧面6a及隔着沟槽6而与第一侧面6a相向的第二侧面6b这两侧设置有连接层8，但是不限于此。即，在与器件表面平行的俯视时，连接层8和电场缓和层9既可以形成于沟槽6的第一侧面6a和第二侧面中的某一方，也可以形成于第一侧面6a和第二侧面6b这两侧。
66.在连接层8和电场缓和层9形成于第一侧面6a和第二侧面6b这两侧的情况下，形成于第一侧面6a侧的连接层8及电场缓和层9与形成于第二侧面6b侧的连接层8及电场缓和层9也可以以隔着沟槽6面对面的方式形成，或者还可以以不隔着沟槽6相向的方式交替地形成。
67.在此，使用图2和图3，关于连接层8和电场缓和层9形成于沟槽6的第一侧面6a和第二侧面中的某一方的情况说明具体例。图2和图3是碳化硅半导体装置中的比体区域3靠下方的形成有沟槽6和连接层8的位置的平面图。
68.在图2所示的构造中，沟槽6被配置成条状，连接层8形成于沟槽6的2个侧面的单侧，沿着沟槽6的延伸方向分离地形成。
69.在将沟槽6配置成条状时，在由碳化硅构成的基板1设置有偏离角的情况下，期望将条的延伸方向设为与基板1的偏离角相同的方向。例如在基板1的《0001》晶轴朝向《11-20》晶轴以几度的偏离角倾斜的情况下，期望沟槽6的条与《11-20》晶轴平行，即沟槽6的侧面成为与(1-100)面和(-1100)面大致接近的面。由此，在沟槽6的第一侧面和与其相向的第二侧面之间不受因偏离角引起的电特性的各向异性的影响，能够减小形成于各侧面的沟道的特性的偏差。
70.另外，在图3所示的构造中，沟槽6被配置成格子状，连接层8被设置成与构成各格子的4个边中的1个边相接。此外，连接层8与格子的1个边相接的长度在图3中为与由沟槽6形成的格子的1个边相同的长度，但是也可以比1个边短。
71.在将沟槽6配置成格子状时，在基板1设置有偏离角的情况下，期望连接层8设置于与设置有偏离角的方向正交的沟槽6的侧面。在与构成各格子的4个边平行的沟槽6的4个侧面中，形成于与设置有偏离角的方向平行的2个侧面的沟道的特性的偏差小，但是在与设置有偏离角的方向正交的侧面，沟道特性恶化，因此通过在该侧面设置连接层8来将该区域的沟道无效化，从而在器件动作时能够得到稳定的沟道特性。
72.此外，沟槽6的构造不限于上述的条状、格子状，也可以设为大致圆形、大致多边形单元、在条延伸方向上被划分的配置等。
73.接着，说明构成碳化硅半导体装置100的各层和各区域的杂质浓度。
74.漂移层2的第一导电型的杂质浓度为1.0
×
10
14
～1.0
×
10
17
cm-3
，基于碳化硅半导体装置100的耐压等规格适当设定。设为漂移层2的第一导电型的杂质浓度低于基板1的第一导电型的杂质浓度。
75.体区域3的第二导电型的杂质浓度为1.0
×
10
14
～1.0
×
10
18
cm-3
。
76.体接触区域4的第二导电型的杂质浓度为1.0
×
10
18
～1.0
×
10
21
cm-3
，为了降低与源极电极12的接触电阻，设为第二导电型的杂质浓度高于体区域3。
77.源极区域5的第一导电型的杂质浓度为1.0
×
10
18
～1.0
×
10
21
cm-3
，高于漂移层2的
第一导电型的杂质浓度。
78.保护层7的第二导电型的杂质浓度优选为1.0
×
10
14
～1.0
×
10
20
cm-3
，浓度曲线也可以不均匀。
79.连接层8的第二导电型的杂质浓度为1.0
×
10
14
～1.0
×
10
20
cm-3
。
80.电场缓和层9的第二导电型的杂质浓度低于连接层8的第二导电型的杂质浓度。另外，期望电场缓和层9的第二导电型的杂质浓度低于保护层7的第二导电型的杂质浓度。
81.在连接层8与电场缓和层9的边界，也可以存在急剧的杂质浓度差，或者杂质浓度也可以平缓地变化。在从连接层8至电场缓和层9存在杂质浓度急剧地变化的位置、或者在将杂质浓度相对于距体区域3底面的距离进行绘制的情况下在相对于距离的浓度梯度逐渐变化的过程中在某距离处梯度大于附近的梯度的位置的情况下，将产生该大的浓度差的位置设为连接层8与电场缓和层9的边界。另外，在杂质浓度从连接层8的下部附近至电场缓和层9平缓地逐渐变低的情况下，将杂质浓度成为连接层8的最大值的一半的位置设为连接层8与电场缓和层9的边界。
82.接着，简单说明碳化硅半导体装置100的动作。
83.在图1中，在栅极电极11被施加了阈值电压以上的电压的情况下，在体区域3中，沿着沟槽6的侧面形成导电型反转的、即第一导电型的沟道。于是，由于从源极电极12到漏极电极13之间形成相同的导电型的电流路径，因此电流流动。这样栅极电极11被施加了阈值电压以上的电压的状态是碳化硅半导体装置100的导通状态。
84.另一方面，在栅极电极11被施加了阈值电压以下的电压的情况下，在体区域3中不形成沟道，因此不形成如导通状态的情况那样的电流路径。因此，即使对漏极电极13与源极电极12之间施加了电压，电流也几乎不会从漏极电极13流向源极电极12。这样栅极电极11的电压为阈值电压以下的状态是碳化硅半导体装置100的截止状态。而且，碳化硅半导体装置100通过控制对栅极电极11施加的电压来切换导通状态与截止状态来进行动作。
85.接着，使用图4至图9来说明碳化硅半导体装置100的制造方法。图4至图9是表示碳化硅半导体装置100的制造方法的各工序的剖面图。
86.如图4所示，在基板1上形成由碳化硅构成的第一导电型的半导体层15。具体地，在作为第一导电型的碳化硅基板的基板1上通过外延晶体生长来形成第一导电型的半导体层15即可。另外，半导体层15中的第一导电型的杂质浓度形成为与上述的漂移层2中的第一导电型的杂质浓度对应。
87.如图5所示，在半导体层15内的上部，分别通过离子注入来形成体区域3、体接触区域4以及源极区域5。在例如形成n型区域来作为第一导电型区域的情况下，作为施主离子注入n(氮)、p(磷)等离子。另外，在例如形成p型区域来作为第二导电型区域的情况下，作为受主离子注入al(铝)、b(硼)等离子。各区域以杂质浓度包括在上述的值的范围内的方式形成。此外，形成各区域的顺序也可以前后颠倒。另外，关于至少一部分区域，还能够通过外延晶体生长代替离子注入来形成。
88.如图6所示，在半导体层15上形成具有开口部的掩模16。然后，通过使用该掩模16的反应性离子蚀刻(rie)，形成从源极区域5的表面贯通源极区域5和体区域3并到达漂移层2内的沟槽6。
89.如图7所示，通过对沟槽6的底面进行第二导电型的离子注入，形成保护层7。关于
保护层7的形成，既可以如图7所示那样使用具有开口的掩模16来进行，也可以单独地形成掩模。此外，还能够在将沟槽6形成得与保护层7的厚度相应地深之后在沟槽6内通过外延晶体生长来形成保护层7。
90.如图8所示，朝向沟槽6的侧面，相对于与半导体层15的表面垂直的方向具有角度θ2的倾斜来通过注入能量e2将受主离子剂量n2进行离子注入，从而形成第二导电型的电场缓和层9。
91.如图9所示，朝向沟槽6的侧面，相对于与半导体层15的表面垂直的方向具有大于角度θ2的角度θ1的倾斜来通过离子注入能量e1将比受主离子剂量n2高的受主离子剂量n1进行离子注入，从而形成杂质浓度高于电场缓和层9的第二导电型的连接层8。
92.这样，在图8和图9所示的工序中，通过使注入角度θ1大于θ2，能够在连接层8的下方形成电场缓和层9。并且，通过将离子注入能量e1设为e2以上，能够以使电场缓和层9的宽度成为连接层8的宽度以下的方式将电场缓和层9不与连接层8的侧面相接而在底面以下的区域局部地形成。在此，电场缓和层9的宽度和连接层8的宽度分别意味着沟槽6的宽度方向上的电场缓和层9的宽度和连接层8的宽度。
93.此外，在倾斜注入时，既可以使用掩模16，也可以去除掩模16。无论在哪种情况下，倾斜注入的注入角度都优选与从掩模16或沟槽6的一方的侧面的上端到相向的沟槽6侧面的下端为止的对角线与侧面所成的角度同等或比其更小，通过这样，能够在沟槽6和保护层7的周边形成连接层8和电场缓和层9。
94.另外，还能够通过外延晶体生长、垂直离子注入或它们的组合来形成连接层8和电场缓和层9。在该情况下，从体区域3下部到沟槽6下部或保护层7下部之间也可以是通过个别的外延晶体生长来形成的半导体层。另外，也可以在保护层7下部形成有电场缓和层9。
95.在此，使用图10和图11详细说明连接层8和电场缓和层9。图10是在通过离子注入来形成了连接层8和电场缓和层9的情况下的、与图9同样的构造的从体区域3到保护层7下部的漂移层2为止的区域的放大图。另外，图11是分别沿着图10的a-a
′
线和b-b
′
线的第二导电型的杂质浓度曲线的一例。
96.在通过倾斜注入来形成连接层8的情况下，如图10所示，杂质浓度朝向离子的注入方向逐渐减少的尾部区域17形成在电场缓和层9的底面和连接层8及电场缓和层9的漂移层2侧的侧面。关于尾部区域17的杂质浓度的衰减，能够如图11所示那样通过高斯分布来近似。形成在连接层8及电场缓和层9的漂移层2侧的侧面的尾部区域17的宽度wt小于包括尾部区域17的电场缓和层9的器件纵向的长度l2。因此，能够区分通过离子注入来产生的尾部区域17与杂质浓度低于连接层8的电场缓和层9。
97.返回到制造方法的说明。之后，在沟槽6内的底面和侧面形成栅极绝缘膜10，以被埋入沟槽6的方式隔着栅极绝缘膜10形成栅极电极11。然后，在以覆盖栅极电极11的方式形成层间绝缘膜14之后，以与源极区域5的表面及体接触区域4的表面相接的方式形成源极电极12，在基板1的背面形成漏极电极13。
98.通过以上的工序，完成图1所示的碳化硅半导体装置100。
99.说明这样构成的碳化硅半导体装置100的效果。
100.在碳化硅半导体装置100中，形成有将保护层7与体区域3连接的连接层8，因此能够将保护层7电连接到经由体接触区域4来与体区域3连接的源极电极12。由此，在器件开关
时向源极电极12的电荷被抽出，因此耗尽层的响应变快，能够降低开关损耗。进而，通过将保护层7连接到源极电位，在器件截止时从保护层7向漂移层2的耗尽层的伸展被促进，其结果，能够降低沟槽6底面的电场强度。
101.在此，使用图1和图12至图16来说明通过在连接层8的下部局部地形成电场缓和层9所起到的效果。图12和图13是表示与碳化硅半导体装置100的比较例所涉及的碳化硅半导体装置901、902的剖面图。另外，图14至图16是分别通过仿真来计算出的碳化硅半导体装置100、901、902的截止时的电场分布。
102.首先，说明碳化硅半导体装置100与比较例所涉及的碳化硅半导体装置901、902的结构的差异。
103.在图1所示的碳化硅半导体装置100中，在连接层8的下部设置有电场缓和层9。另一方面，在图12所示的第一比较例所涉及的碳化硅半导体装置901中，未设置电场缓和层9，连接层8的底面与漂移层2相接，在这一点上不同。
104.另外，在图1所示的碳化硅半导体装置100中，连接层8的与沟槽6相向的侧面与漂移层2相接。另一方面，在图13所示的第二比较例所涉及的碳化硅半导体装置902中，以覆盖连接层8的侧面和底面的方式形成有杂质浓度低于连接层8的第二连接层91，在这一点上不同。
105.接着，说明碳化硅半导体装置100、901、902的截止时的电场分布。
106.在图14至图16中，在纵向上示出了从体区域3的底面附近到保护层7下数μm为止的区域的电场分布，表示越是接近白色的区域则电场强度越高，越是接近黑色的区域则电场强度越低。
107.如图14至图16所示，碳化硅半导体装置100、901、902均在截止时被施加了漏极电压时，在元件内部，形成于沟槽6的底面角部的栅极绝缘膜10和保护层7的底面成为高电场。即，在高电压施加时，电场容易集中在这些点。
108.关于这一点，如图15所示，在不具有电场缓和层9的碳化硅半导体装置901中，电场尤其集中于连接层8的下部。另一方面，如图14所示，在碳化硅半导体装置100中也在同样的部位出现电场集中，但是耗尽层在电场缓和层9内扩展，从而接合部和连接层8底部的电场强度降低。作为其结果，可以说：碳化硅半导体装置100的雪崩电压下的电场缓和层9底面的电场强度与碳化硅半导体装置901的连接层8底面的电场强度相比低约7％，通过电场缓和层9来缓和半导体层15内的结电场，器件的耐压提高。
109.另外，如图16所示，在设置有杂质浓度低于连接层8的第二连接层91的碳化硅半导体装置902中，在连接层8的侧面侧设置有第二连接层91，因此可以说沟槽6的侧面附近的第二导电型的区域的宽度变大，但是连接层8底部的电场强度与图14所示的碳化硅半导体装置100同等，通过形成第二连接层91所产生的电场缓和的效果小。除此以外，如果在连接层8的侧面形成第二连接层91，则邻接的漂移层2的宽度变窄，jfet电阻增大，由此导致导通电阻增加。另一方面，在图14所示的碳化硅半导体装置100中，电场缓和效果与碳化硅半导体装置902同等，除此以外，由于邻接的漂移层2的宽度不变窄，因此能够抑制jfet电阻的增大，其结果，能够使导通电阻下降。
110.如以上，在碳化硅半导体装置100中，通过在连接层8下部局部地形成电场缓和层9，起到能够提高器件截止时的电场强度即耐压、且使导通电阻下降的效果。这样，可以说能
够改善耐压与导通电阻的折衷选择。
111.使用图17和图18来说明实施方式1的碳化硅半导体装置的第一变形例。图17是表示将本实施方式的碳化硅半导体装置100变形后的碳化硅半导体装置101的剖面图。另外，图18是表示碳化硅半导体装置101的制造方法的一个工序的剖面图。
112.如图17所示，也可以在体区域3的下部还形成有第一导电型的杂质浓度高于漂移层2的电流扩散层18。在该情况下，在制造工序中，在图5中说明的工序中，在半导体层15内的上部分别通过离子注入来形成体区域3、体接触区域4以及源极区域5时，如图18所示那样还形成电流扩散层18。
113.在这样构成的碳化硅半导体装置101中，在体区域3的下部，电流容易在横向上扩散，或者体区域3的下部的耗尽层宽度变小，由此能够扩大电流路径。由此，起到能够增大连接层8的形成部位以外的漂移层2内的导通电流密度且导通电阻下降这样的效果。
114.使用图19至图25来说明实施方式1的碳化硅半导体装置的第二变形例。图19是表示将本实施方式的碳化硅半导体装置100变形后的碳化硅半导体装置102的剖面图。另外，图20至图25是表示碳化硅半导体装置102的制造方法的各工序的剖面图。
115.如图19所示，碳化硅半导体装置102具备第一漂移层21和第二漂移层22的两层构造的漂移层以代替碳化硅半导体装置100的半导体层15所具备的漂移层2，在这一点上不同于碳化硅半导体装置100。这起因于碳化硅半导体装置102的制造方法。
116.使用图20至图25来说明碳化硅半导体装置102的制造方法。
117.如图20所示，在作为第一导电型的碳化硅基板的基板1上通过外延晶体生长来形成第一导电型的第一漂移层21。此时，以使第一漂移层21中的第一导电型的杂质浓度包含于在实施方式1所涉及的碳化硅半导体装置100中说明的漂移层2中的第一导电型的杂质浓度范围的方式形成。
118.如图21所示，在半导体层15上形成具有开口部的掩模26。然后，通过使用该掩模16的离子注入，形成第二导电型的电场缓和层9和连接层8的一部分。此时，使电场缓和层9的第二导电型的杂质浓度低于连接层8的第二导电型的杂质浓度。
119.如图22所示，形成具有间隔比图21中的掩模26窄的开口部的掩模27。通过使用该掩模27的离子注入，在图21中形成的电场缓和层9和连接层8的一部分区域形成第二导电型的保护层7。
120.如图23所示，在第一漂移层21上，通过外延晶体生长来形成第一导电型的第二漂移层22。此时，第二漂移层22的第一导电型的杂质浓度包含于上述的漂移层2中的第一导电型的杂质浓度范围即可，既可以与第一漂移层21的第一导电型的杂质浓度相同，也可以与其不同。
121.如图24所示，在第二漂移层22形成体区域3、体接触区域4以及源极区域5。能够通过离子注入或外延晶体生长来形成体区域3。
122.如图25所示，在体接触区域4和源极区域5上形成具有开口部的掩模28。通过反应性离子蚀刻(rie)，形成从在掩模28的开口部露出的源极区域5的表面贯通源极区域5和体区域3并到达至第二漂移层22的底面即保护层7的表面的沟槽6。
123.之后，朝向半导体层15的沟槽6的侧面，从与表面垂直的方向进行倾斜离子注入，由此以与已经形成在第一漂移层21内的连接层8的一部分表面相接的方式在第二漂移层22
内形成与体区域3相接的连接层8的其余部分。此时，连接层8的宽度也可以不均匀。另外，也可以通过在与表面垂直的方向上进行离子注入来形成连接层8。
124.进而，在沟槽6内的底面和侧面形成栅极绝缘膜10，以被埋入沟槽6的方式在栅极绝缘膜10上形成栅极电极11。然后，在以覆盖栅极电极11的方式形成层间绝缘膜14之后，以与源极区域5的表面及体接触区域4的表面相接的方式形成源极电极12，在基板1的背面形成漏极电极13。
125.通过以上的工序，完成图19所示的碳化硅半导体装置102。
126.在这样构成的碳化硅半导体装置102中，设为在形成电场缓和层9之后形成了第二漂移层22的器件构造，因此能够在漂移层的更深的位置形成电场缓和层9。由此，起到在沟槽6的下方能够与沟槽6的宽度无关地将电场缓和层9的宽度形成得宽这样的效果。
127.实施方式2.
128.使用图26来说明实施方式2的碳化硅半导体装置。图26是表示本实施方式的碳化硅半导体装置200的剖面图。
129.碳化硅半导体装置200与实施方式1的碳化硅半导体装置100相比，保护层7的结构及其制造方法不同。关于碳化硅半导体装置200的其它结构和制造方法，与碳化硅半导体装置100同样，因此省略说明。
130.如图26所示，在碳化硅半导体装置200中，设置于沟槽6的下方的第二导电型的保护层7包括杂质浓度高的第一保护层7a和设置于第一保护层7a的下方且杂质浓度低于第一保护层7a的第二保护层7b这两层。
131.说明碳化硅半导体装置200的制造方法。
132.在实施方式1的碳化硅半导体装置100的制造方法中，在与图4至图6中的说明同样地完成至沟槽6的形成之后，通过离子注入来在沟槽6底面的漂移层2中形成第二保护层7b。
133.之后，通过比形成第二保护层7b时小的注入能量，通过离子注入来在沟槽6的下方和第二保护层7b的上部形成杂质浓度高于第二保护层7b的第一保护层7a。
134.在这样形成包括第一保护层7a和第二保护层7b的保护层7之后，通过与在实施方式1的碳化硅半导体装置100的制造方法中在图8以后说明的工序同样的工序形成其它结构，完成碳化硅半导体装置200。
135.此外，包括第一保护层7a和第二保护层7b的保护层7不限于在形成沟槽6之后形成的制造方法，例如还能够从作为实施方式1的碳化硅半导体装置100的制造方法说明的图4所示的半导体层15的表面在半导体层15内局部地形成第一保护层7a和第二保护层7b。
136.另外，还能够通过与作为碳化硅半导体装置102的制造方法说明的图22所示的通过离子注入来形成保护层7的工序同样的工序，通过离子注入来形成第一保护层7a和第二保护层7b，之后通过外延晶体生长来形成第二漂移层22。
137.说明这样构成的碳化硅半导体装置200的效果。
138.在沟槽栅极型碳化硅半导体装置中，在器件截止时电场集中于保护层7底面附近。因此，通过由第一保护层7a和设置于该第一保护层7a的下方且杂质浓度低于第一保护层7a的第二保护层7b构成保护层7，从而将在杂质浓度低的第二保护层7b内扩展的耗尽层的宽度扩大，能够降低耗尽层内的接合部中的电场强度，因此起到能够进一步提高耐压这样的效果。
139.另外，优选地使第二保护层7b的杂质浓度成为邻接的电场缓和层9的杂质浓度以上。在电场集中于保护层7和电场缓和层9底部时，最容易成为高电场的是底面和侧面露出于漂移层2的电场缓和层9的角部。因此，通过使第二保护层7b成为与电场缓和层9同等、或者比其高的杂质浓度，从而在第二保护层7b内扩展的耗尽层的从接合部起的宽度成为在电场缓和层9内扩展的耗尽层的宽度以下。由此，通过使得电场容易被施加到第二保护层7b的底面，进一步起到能够缓和向电场缓和层9集中的电场、且提高耐压的效果。
140.实施方式3.
141.使用图27来说明实施方式3的碳化硅半导体装置。图27是表示本实施方式的碳化硅半导体装置300的剖面图。
142.碳化硅半导体装置300与实施方式1的碳化硅半导体装置100相比，连接层8和电场缓和层9的结构及其制造方法不同。关于碳化硅半导体装置300的其它结构和制造方法，与碳化硅半导体装置100同样，因此省略说明。
143.如图27所示，在碳化硅半导体装置300中，以与连接层8的底面及保护层7的底面相接的方式设置有电场缓和层9。即，位于隔着沟槽6相向的连接层8的下方的电场缓和层9在保护层7的下方相连地设置。
144.说明碳化硅半导体装置300的制造方法。
145.在实施方式1的碳化硅半导体装置100的制造方法中，在与图4至图7中的说明同样地完成至保护层7的形成之后，在形成有掩模16的状态下或者去除掩模16而从沟槽6内壁进行倾斜离子注入。此时，对沟槽6的侧面以小的注入角度且通过比在形成保护层7时的注入能量高的能量来进行离子注入，向保护层7底面的下方形成电场缓和层9。
146.在这样在保护层7的下方形成电场缓和层9之后，与在实施方式1的碳化硅半导体装置100的制造方法中图9以后的说明同样地形成其它结构，完成碳化硅半导体装置300。
147.此外，电场缓和层9不限于在保护层7的底面相连地设置，也可以以与保护层的底面的至少一部分相接的方式分别分离地设置。
148.另外，在将连接层8和电场缓和层9仅形成在沟槽6的第一侧面6a或第二侧面6b的某一方的情况下，也可以以使电场缓和层9的至少一部分与保护层7的底面相接的方式设置电场缓和层9。或者，电场缓和层9也可以如碳化硅半导体装置102那样通过离子注入来形成第一漂移层21，之后形成第二漂移层22，以使保护层7与电场缓和层9相接的方式形成。
149.说明这样构成的碳化硅半导体装置300的效果。
150.在碳化硅半导体装置300中，通过在保护层7的下方形成有电场缓和层9，从而在器件截止时在电场缓和层9内耗尽层扩展，能够缓和该部分的电场。电场缓和层9的杂质浓度低于保护层7，因此层内的耗尽层宽度比保护层7内的耗尽层宽度宽，因此接合部的电场强度变低，其结果，起到能够提高元件的耐压的效果。
151.另外，电场缓和层9以横跨连接层8和保护层7底面的方式形成，因此该部分的与漂移层2接合的位置恒定，能够抑制因接合部的凹凸引起的局部的电场集中。此外，在该情况下，优选为保护层7底面与连接层底面的深度恒定。通过设为恒定，保护层7和连接层8底面的浓度曲线变得一样，进一步起到能够缓和向保护层7角部和连接层8底部的局部的电场集中、且提高耐压的效果。另外，电场缓和层9的器件纵向的厚度在器件横向上恒定，因此在纵向上耗尽层一样地扩展，起到能够降低保护层7下部附近的电场强度的效果。
152.实施方式4.
153.使用图28来说明实施方式4的碳化硅半导体装置。图28是表示本实施方式的碳化硅半导体装置400的剖面图。
154.碳化硅半导体装置400与实施方式1的碳化硅半导体装置100相比，在连接层8的侧面设置有第一导电型的低电阻层23，在这一点上不同。关于碳化硅半导体装置400的其它结构和制造方法，与碳化硅半导体装置100同样，因此省略说明。
155.如图28所示，在碳化硅半导体装置400中，以与连接层8的侧面相接的方式设置有第一导电型的杂质浓度高于漂移层2的低电阻层23。低电阻层23以与和连接层8的沟槽6侧面相向的第一侧面相接的方式设置。
156.说明碳化硅半导体装置400的制造方法。
157.在实施方式1的碳化硅半导体装置100的制造方法中，在通过与图4至图6中的说明同样的工序完成至沟槽6的形成之后，朝向沟槽6的侧面将施主离子进行倾斜注入，由此形成第一导电型的杂质浓度高于漂移层2的低电阻层23。
158.在这样形成低电阻层23之后，通过与在实施方式1的碳化硅半导体装置100的制造方法中图7以后的说明同样的工序形成其它结构，完成碳化硅半导体装置400。
159.此外，在形成低电阻层23时，也可以从半导体层15的表面垂直地注入施主离子，以与保护层7的侧面的至少一部分相接的方式形成低电阻层23。
160.说明这样构成的碳化硅半导体装置400的效果。
161.连接层8形成于沟槽6的侧方，因此可以说形成于沟道和导通电流路径的附近。因此，通过设置与连接层8侧面相接、且比漂移层2高浓度的低电阻层23，从而从连接层8朝向漂移层2伸展的耗尽层的宽度缩小，能够降低该部分的jfet电阻。由此，能够降低隔着漂移层2面对面的连接层8之间的区域的jfet电阻。通过这样，能够缩小在与形成有连接层8的沟槽6的延伸方向垂直的方向上相邻的连接层8的距离。即，能够缩小沟槽6的间隔和单元间距，因此起到以下效果：能够降低导通电阻，并且抑制器件截止时的向保护层7底部附近的电场集中，能够提高耐压。
162.另外，通过低电阻层23而jfet电阻降低，由此能够缩小在形成有连接层8的沟槽6的延伸方向上相邻的连接层8的间隔。由此，在器件截止时，能够抑制向连接层8底部的电场集中来提高耐压，进一步增大保护层7与连接层8相接的总面积，因此能够降低保护层7与源极电极12之间的电阻，其结果，起到能够降低开关时的损耗的效果。
163.使用图29来说明实施方式4的碳化硅半导体装置的变形例。图29是表示将本实施方式的碳化硅半导体装置400变形后的碳化硅半导体装置的平面图。
164.如图29所示，也可以以使连接层8的与沟槽6的侧面相向的第一侧面与漂移层2相接，以和与第一侧面交叉的第二侧面及与第二侧面相向的第三侧面相接的方式设置有低电阻层23。此时，优选为在形成沟道的活性区域内，与连接层8未相接的沟槽6的侧面被低电阻层23覆盖。
165.在这样构成的碳化硅半导体装置400中，起到能够进一步降低连接层8周边的jfet电阻这样的效果。低电阻层23形成于连接层8的与沟槽6相向的侧面的情况下，能够缩小单元间距，因此能够同时实现导通电阻的降低和耐压的提高。进而，在沟槽6的延伸方向上分离地形成连接层8的情况下，在连接层8之间形成低电阻层23的情况下，使连接层8的间隔变
窄，起到能够降低因保护层7与连接层8的连接面积扩大引起的开关损耗、且能够降低各连接层底面的电场强度的效果。
166.实施方式5.
167.本实施方式是将上述的实施方式1至4所涉及的碳化硅半导体装置应用于电力变换装置的方式。本公开不限定于特定的电力变换装置，以下，作为实施方式5，说明将本发明应用于三相的逆变器的情况。
168.图30是表示应用了本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
169.图30所示的电力变换系统包括电源510、电力变换装置500、负载520。电源510是直流电源，向电力变换装置500供给直流电力。电源510能够由各种电源构成，例如既能够由直流系统、太阳能电池、蓄电池构成，也可以由连接于交流系统的整流电路、ac/dc转换器构成。另外，也可以由将从直流系统输出的直流电力变换为规定的电力的dc/dc转换器构成电源510。
170.电力变换装置500是连接于电源510与负载520之间的三相的逆变器，将从电源510供给的直流电力变换为交流电力，向负载520供给交流电力。如图30所示，电力变换装置500具备：主变换电路501，将直流电力变换为交流电力并输出；驱动电路502，输出用于对主变换电路501的各开关元件进行驱动的驱动信号；以及控制电路503，将控制驱动电路502的控制信号输出到驱动电路502。
171.负载520是通过从电力变换装置500供给的交流电力被驱动的三相的电动机。此外，负载520不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或空调设备的电动机。
172.以下，说明电力变换装置500的详情。主变换电路501具备开关元件和回流二极管(未图示)，通过由开关元件进行开关，将从电源510供给的直流电力变换为交流电力并供给到负载520。主变换电路501的具体的电路结构有各种结构，本实施方式所涉及的主变换电路501是2电平的三相全桥电路，能够包括6个开关元件以及与各个开关元件反并联的6个回流二极管。对于主变换电路501的各开关元件应用上述的实施方式1至4中的任一个所涉及的半导体装置。6个开关元件按每2个开关元件串联连接而构成上下支路，各上下支路构成全桥电路的各相(u相、v相、w相)。而且，各上下支路的输出端子即主变换电路501的3个输出端子连接于负载520。
173.驱动电路502生成用于对主变换电路501的开关元件进行驱动的驱动信号并供给到主变换电路501的开关元件的控制电极。具体地，按照来自后述的控制电路503的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号是开关元件的阈值电压以下的电压信号(截止信号)。
174.控制电路503控制主变换电路501的开关元件以向负载520供给期望的电力。具体地，基于应供给到负载520的电力计算主变换电路501的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压对开关元件的导通时间进行调制的pwm控制来控制主变换电路501。然后，在各时间点，向驱动电路502输出控制指令(控制信号)，以使
得向应成为导通状态的开关元件输出导通信号、且向应成为截止状态的开关元件输出截止信号。驱动电路502按照该控制信号对各开关元件的控制电极输出导通信号或截止信号作为驱动信号。
175.在本实施方式所涉及的电力变换装置中，应用实施方式1至4所涉及的碳化硅半导体装置作为主变换电路501的开关元件，因此能够实现高效的动作。
176.在本实施方式中，说明了将本发明应用于2电平的三相逆变器的例子，但是不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但是也可以是3电平、多电平的电力变换装置，在向单相负载供给电力的情况下，也可以将本发明应用于单相的逆变器。另外，在向直流负载等供给电力的情况下，还能够将本发明应用于dc/dc转换器、ac/dc转换器。
177.另外，本公开中的电力变换装置不限定于上述的负载是电动机的情况，例如还能够用作放电加工机、激光加工机、或感应加热烹调器、非接触供电系统的电源装置，并且还能够用作太阳能发电系统、蓄电系统等的功率调节器。
178.此外，将各实施方式适当组合或变形、省略也包括在本公开的范围内。