半导体结构及其制备方法、存储器和存储系统与流程

1.本发明涉及存储器技术领域，尤其涉及一种半导体结构及其制备方法、存储器和存储系统。


背景技术：

2.随着电子技术的不断发展，3d nand闪存存储器(3d nand flash)已被应用于越来越多的电子设备中，在制备3d nand闪存存储器的过程中，需要形成共源极连接结构。
3.基于此，如何更好地形成上述共源极连接结构，是目前需要解决的问题。


技术实现要素：

4.为了解决上述问题或其他问题，本发明提供了以下技术方案。
5.第一方面，本发明提供了一种半导体结构，所述半导体结构包括：
6.存储堆叠结构；
7.多个沟道结构，所述沟道结构包括沟道层，所述沟道层沿第一方向贯穿并延伸出所述存储堆叠结构，其中，至少一个所述沟道结构内具有空隙；以及，
8.第一共源极层，设置于所述存储堆叠结构上且与所述沟道层连接，所述第一共源极层接触至少一个所述空隙。
9.根据本发明一实施例的半导体结构，所述第一共源极层采用选择性外延生长的工艺形成。
10.根据本发明一实施例的半导体结构，所述沟道结构还包括在所述第一方向上分别设置于所述沟道层以外和以内的功能层和绝缘层，所述功能层和所述绝缘层沿所述第一方向贯穿并延伸出所述存储堆叠结构，其中，所述功能层的顶面、所述绝缘层的顶面和所述沟道层的顶面切齐。
11.根据本发明一实施例的半导体结构，所述半导体结构还包括设置于所述第一共源极层上的第二共源极层。
12.根据本发明一实施例的半导体结构，每个所述沟道结构具有与所述第一共源极层连接的顶表面，多个所述顶表面齐平。
13.根据本发明一实施例的半导体结构，所述半导体结构还包括停止层，所述停止层位于所述存储堆叠结构与所述第一共源极层之间。
14.第二方面，本发明提供了一种半导体结构的制备方法，所述制备方法包括：
15.在衬底上形成牺牲层、停止层、存储堆叠结构以及沿第一方向贯穿所述存储堆叠结构的多个沟道结构，其中，所述沟道结构具有沿所述第一方向延伸至所述牺牲层的端部，且至少一个所述沟道结构内具有空隙；
16.研磨去除所述衬底和所述牺牲层，并停止于所述停止层，以露出至少一个所述空隙以及所述端部的沟道层；
17.形成与所述沟道层连接且与被露出的所述空隙接触的第一共源极层。
18.根据本发明一实施例的制备方法，采用选择性外延生长的工艺形成所述第一共源极层。
19.根据本发明一实施例的制备方法，所述端部包括牺牲结构和保留结构，至少一个所述端部的所述牺牲结构与所述空隙接触，其中，所述研磨去除所述衬底和所述牺牲层，并停止于所述停止层，以露出至少一个所述空隙以及所述端部的沟道层的步骤，具体包括：
20.研磨去除所述衬底、所述牺牲层和所述牺牲结构，并停止于所述停止层，以露出至少一个所述空隙以及所述保留结构的功能层、沟道层和绝缘层；
21.其中，所述功能层的顶面、所述绝缘层的顶面和所述沟道层的顶面切齐。
22.根据本发明一实施例的制备方法，在所述形成与所述沟道层连接且与被露出的所述空隙接触的第一共源极层的步骤之前，还包括：
23.去除所述保留结构的所述功能层和所述绝缘层。
24.根据本发明一实施例的制备方法，采用化学机械研磨的方式去除所述衬底、所述牺牲层和所述牺牲结构。
25.根据本发明一实施例的制备方法，在所述形成与所述沟道层连接且与被露出的所述空隙接触的第一共源极层的步骤之后，还包括：
26.在所述第一共源极层上形成第二共源极层。
27.根据本发明一实施例的制备方法，采用炉管工艺或化学气相沉积法形成所述第二共源极层。
28.根据本发明一实施例的制备方法，所述在所述第一共源极层上形成第二共源极层的步骤之后，还包括：
29.对所述第一共源极层和所述第二共源极层进行激光激活。
30.根据本发明一实施例的制备方法，所述牺牲层包括多个第一叠层以及位于所述多个第一叠层之间的第二叠层，其中，所述第一叠层的材料包括氧化物，所述第二叠层与所述停止层的材料相同。
31.第三方面，本发明提供了一种存储器，包括：
32.如上述任一项所述的半导体结构；以及，
33.外围电路，所述外围电路与所述半导体结构电连接。
34.第四方面，本发明提供了一种存储系统，包括：
35.如上所述的存储器；以及，
36.控制器，所述控制器与所述存储器电连接，用以控制所述存储器。
37.本发明的有益效果为：本发明提供了一种半导体结构及其制备方法、存储器和存储系统，半导体结构包括存储堆叠结构、多个沟道结构和第一共源极层，其中，沟道结构包括沟道层，沟道层沿第一方向贯穿并延伸出存储堆叠结构，且至少一个沟道结构内具有空隙，第一共源极层设置于存储堆叠结构上并与沟道层连接，且第一共源极层接触至少一个空隙，本发明实施例首先通过使用化学机械研磨工艺，使得沟道结构具有外露于停止层的保留结构，然后使用选择性外延生长工艺制备第一共源极层，一方面，可以使得后续形成的第一共源极层和第二共源极层具有良好的表面平整性和较小的厚度，降低了后续研磨工艺中减薄并抛光第二共源极层的工艺难度，另一方面，也防止了第一共源极层沿相反于第一方向的第二方向在空隙内延伸而对沟道结构的电学性能造成影响，保证了半导体结构的可
靠性，同时，也有效地降低了形成第一共源极层的成本。
附图说明
38.为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
39.图1a至图1e是一些实施例中的半导体结构的制备方法的工艺流程示意图。
40.图2是根据本发明而成的实施例所提供的半导体结构的剖面结构示意图。
41.图3是根据本发明而成的实施例所提供的半导体结构的制备方法的流程示意图。
42.图4是根据本发明而成的实施例所提供的半导体结构的制备方法的进一步流程示意图。
43.图5a至图5e是根据本发明而成的实施例所提供的半导体结构的制备方法的工艺流程示意图。
44.图6是根据本发明而成的另一实施例所提供的半导体结构的剖面结构示意图。
45.图7是根据本发明而成的另一实施例所提供的半导体结构的制备方法的流程示意图。
46.图8a至图8f是根据本发明而成的另一实施例所提供的半导体结构的制备方法的工艺流程示意图。
47.图9是根据本发明而成的实施例所提供的存储器的结构示意图。
48.图10是根据本发明而成的实施例所提供的存储系统的结构示意图。
具体实施方式
49.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
50.在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
51.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术
人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
52.在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
53.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
54.请参阅图1a至图1e，其中，图1a至图1e示出了一些实施例中的半导体结构100’的制备方法的工艺流程示意图。
55.如图1a所示，在这些实施例中，半导体结构100’具有位于衬底170’上的牺牲层160’、停止层150’、存储堆叠结构110’以及贯穿存储堆叠结构110’并延伸至牺牲层160’中的沟道结构120’，接下来，结合图1a，对上述各部件进行详细说明。
56.衬底170’的材料可以为单晶硅(si)、单晶锗(ge)、或硅锗(gesi)、碳化硅(sic)，也可以是绝缘体上硅(soi)，绝缘体上锗(goi)，或者还可以为其它的材料，例如砷化镓等
ⅲ‑ⅴ
族化合物等。
57.牺牲层160’用以作为沟道结构120’的引入层(incoming layer)，以保证将牺牲层160’去除后，可以露出沟道结构120’，进而得以制备共源极结构130’。具体的，牺牲层160’可以是叠层结构，且牺牲层160’包括交替堆叠的第一叠层161’和第二叠层162’，第一叠层161’的材料可以是氧化物(oxide)或者其他任何合适的材料，第二叠层162’的材料可以是多晶硅(poly)或者其他任何合适的材料。
58.停止层150’用以作为在去除牺牲层160’的过程中的停止层，以保证在去除牺牲层160’时不会刻蚀损伤存储堆叠结构110’，且在刻蚀去除位于停止层150’上方的第一叠层161’的环境下，停止层150’不易被刻蚀。具体的，停止层150’的材料可以是单晶硅(si)或者其他任何合适的材料。
59.存储堆叠结构110’用以被施加电压而实现对沟道结构120’的读取、写入和擦除等操作。具体的，存储堆叠结构110’包括交替堆叠的多个介质层111’和多个栅极层112’，介质层111’用以使各栅极层112’电隔离，栅极层112’用以被施加上述电压。进一步地，介质层111’的材料可以是氧化物(oxide)或者其他任何合适的材料，栅极层112’的材料可以是金属(示例性的，钨，化学式为：w)或者其他任何合适的材料。
60.沟道结构120’包括由外至内设置的功能层121’、沟道层122’和绝缘层123’，具体的，功能层121’包括由外至内设置的隧穿介质层(未标示)、电荷储存层(未标示)和栅电介质层(未标示)，栅电介质层和隧穿介质层的示例性材料包括氧化硅(siox)、氮化硅(sinx)、高绝缘常数的绝缘材料或以上材料的组合，电荷储存层的示例性材料包括氮化硅(sinx)、
氮氧化硅(sioxnx)、硅(si)或以上材料的组合，沟道层122’的材料可以是多晶硅(poly)或者其他任何合适的材料，绝缘层123’的材料可以是氧化物(oxide)或者其他任何合适的材料。
61.需要说明的是，如图1a至图1c所示，在这些实施例中，会先通过化学机械研磨(chemical mechanical polish，cmp)以及刻蚀(etch)工艺去除上述衬底sub、牺牲层160’以及沟道结构120’中的功能层122’，以露出沟道结构120’中的沟道层121’。
62.进一步地，如图1a所示，经本案发明人研究发现，在形成沟道结构120’的过程中，由于工艺偏差等问题，不同的沟道结构120’在牺牲层160’中延伸的长度不同，从而，如图1c所示，在经过上述化学机械研磨和刻蚀工艺后，不同沟道结构120’外露于停止层150’的高度不同。然后，如图1d所示，为了避免因上述高度不同的问题导致所形成的共源极结构130’中具有缝隙而对其电性造成影响，因此，采用炉管(furnace)工艺形成连接多个沟道层121’的共源极结构130’。
63.进一步地，当采用炉管工艺形成共源极结构130’后，共源极结构130’的表面会由于不同沟道结构120’外露于停止层150’的高度不同，进而也呈现出高低不平的样貌，因此，如图1e所示，需要进一步使用化学机械研磨工艺将共源极结构130’的表面磨平。
64.然而，经本案发明人进一步研究发现，一方面，在使用化学机械研磨工艺对共源极结构130’进行打磨的过程中，由于共源极结构130’的表面平整性较差、且需要保证沟道结构120’的电学性能，因此，此工艺过程具有一定的难度，另一方面，由于在炉管工艺中是使用非晶硅形成的共源极结构130’，因此，为了使共源极结构130’可以达到导电性能的要求，需要对共源极结构130’进行激光激活，且由于共源极结构130’需要覆盖外露于停止层150’高度最大的沟道结构120’，如图1e所示，这将使得共源极结构130’具有较大的厚度h，导致对激光的能量也带来了很高的要求和难度，又一方面，上述炉管工艺的成本也较高。
65.基于此，本发明实施例提供了一种半导体结构及其制备方法，以更好地形成上述共源极结构。
66.请参阅图2，图2示出了根据本发明而成的实施例所提供的半导体结构100的剖面结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
67.如图2所示，该半导体结构100包括：存储堆叠结构110、多个沟道结构120以及第一共源极层130，接下来，结合图2，对上述各部件进行详细说明。
68.存储堆叠结构110具有相对的第一表面110a和第二表面110b，具体的，存储堆叠结构110包括交替堆叠的多个介质层111和多个栅极层112。
69.每个沟道结构120包括由外至内依次设置的功能层121、沟道层122和绝缘层123，其中，如图2所示，功能层121、沟道层122和绝缘层123沿第一方向x贯穿并延伸出存储堆叠结构110，且功能层121的顶面、沟道层122的顶面和绝缘层123的顶面切齐，也就是说，上述顶面外露于存储堆叠结构110的高度大致相同，基本位于切齐面s上。
70.需要说明的是，请继续参阅图2，经本案发明人研究发现，在形成沟道结构120的过程中，由于工艺限制，会使一些沟道结构120内形成空隙124，进一步地，由于后续形成的第一共源极层130需要与沟道结构120的沟道层122连接，且位于与第一共源极层130的连接处的沟道层122呈开口状，因此，一些沟道结构120中的空隙124会与第一共源极层130接触，为
了避免第一共源极层130沿相反于第一方向x的第二方向y在空隙124内延伸而对沟道结构120的电学性能造成影响，因此，在本发明实施例中，是采用选择性外延生长(selective epitaxy growth，seg)工艺制备的第一共源极层130，以使第一共源极层130可以将空隙124进行封口，保证了半导体结构100的可靠性。
71.进一步地，相比于采用炉管工艺或化学气相沉积法形成第一共源极层130，采用选择性外延生长工艺制备的第一共源极层130，其成本也较低。
72.需要说明的是，由于采用选择性外延生长(selective epitaxy growth，seg)工艺制备的第一共源极层130不会太厚，因此，在第一共源极层130上还需设置一层共源极层，以保证沟道结构120共源连接的可靠性，例如，请继续参阅图1，半导体结构100还包括第二共源极层140，具体的，第二共源极层140设置于第一共源极层130上，第二共源极层140用以与上述第一共源极层130共同实现多个沟道结构120的共源极连接。
73.进一步地，请继续参阅图2，半导体结构100还包括停止层150，具体的，停止层150覆盖存储堆叠结构110的第一表面110a，且位于存储堆叠结构110与第一共源极层130之间，并且，上述功能层121、沟道层122和绝缘层123沿第一方向x延伸出该停止层150。
74.需要进一步说明的是，由于介质层111的材料为氧化硅，若直接在存储堆叠结构110的介质层111上采用上述选择性外延生长工艺制备第一共源极层130，一方面，由于选择性外延生长工艺所使用的材料与上述氧化硅的差异性不大，在制备的过程中容易产生剥落(peeling)问题，另一方面，在氧化硅上采用上述选择性外延生长工艺制备第一共源极层130需要使用更高的温度，而在本发明实施例中，制备第一共源极层130的工艺进程位于将存储阵列与外围电路进行键合(bonding)之后，因此，上述温度不宜超过450摄氏度。
75.基于此，在本发明实施例中，停止层150的材料为多晶硅(poly)，以保证在利用选择性外延生长工艺制备第一共源极层130的过程中，不会发生上述剥落问题，并且，该工艺所需的温度不会对半导体结构100的电学性能造成影响。进一步地，该停止层150也可以是用于研磨工艺中的研磨停止层。
76.进一步地，在本实施例中，上述功能层121、沟道层122和绝缘层123沿第一方向x延伸出停止层150的高度小于50纳米。
77.接下来，请参阅图3以及图5a至图5e，其中，图3示出了根据本发明而成的实施例所提供的半导体结构100的制备方法的流程示意图，图5a至图5e示出了根据本发明而成的实施例所提供的半导体结构100的制备方法的工艺流程示意图。
78.如图3、图5a、图5b以及图5c所示，该制备方法具体包括以下步骤：
79.提供步骤s101：在衬底170上形成牺牲层160、停止层150、存储堆叠结构110以及沿第一方向x贯穿存储堆叠结构110的多个沟道结构120，其中，沟道结构120具有沿第一方向x延伸至牺牲层160的端部125，且至少一个沟道结构120内具有空隙124；
80.研磨步骤s102：研磨去除衬底170和牺牲层160，并停止于停止层150，以露出至少一个空隙124以及端部125的沟道层122；
81.第一共源极层形成步骤s103：形成与沟道层122连接且与被露出的空隙124接触的第一共源极层130。
82.需要说明的是，为了减小不同沟道结构120外露于存储堆叠结构110的高度差，以使所形成的第一共源极层130可以具有良好的表面平整性和较小的厚度，因此，经本案发明
人研究发现，在上述研磨步骤s102中，当对上述衬底170和牺牲层160采用化学机械研磨(chemical mechanical polish，cmp)工艺进行研磨时，会一并去除一部分端部125，也即，端部125包括牺牲结构1251和保留结构1252，且至少一个端部125的牺牲结构1251与空隙124接触，也就是说，在上述研磨步骤s102之后，不同沟道结构120外露于存储堆叠结构110的保留结构1252的高度差较小，并且，保留结构1252的高度不大，因此，可以使得后续形成的第一共源极层130可以具有良好的表面平整性以及较小的厚度。
83.进一步地，请参阅图4，图4示出了根据本发明而成的实施例所提供的半导体结构100的制备方法的进一步流程示意图，如图4所示，研磨步骤s102具体可以包括：
84.研磨去除衬底170、牺牲层160和牺牲结构1251，并停止于停止层150，以露出至少一个空隙124以及保留结构1252的功能层121、沟道层122和绝缘层123，其中，功能层121的顶面、绝缘层123的顶面和沟道层122的顶面切齐。
85.具体的，如上文所述，在第一共源极层形成步骤s103中，采用选择性外延生长工艺制备第一共源极层130。
86.需要说明的是，外延生长是指在衬底单晶硅(si)上生长一层有一定要求的、与衬底单晶硅(si)晶向相同的单晶层，在采用选择性外延生长工艺制备第一共源极层130时，由于硅(si)的成核速率高于氮化硅(si3n4)和氧化硅(sio2)，且上述空隙124内具有氧化物杂质、碳化物杂质或氮化物杂质，因此，在上述第一共源极层形成步骤s103中，第一共源极层130会盖住空隙124，并在空隙124的上端封口，不会沿第二方向y延伸至空隙124内而对半导体结构100的电性造成影响，保证了半导体结构100的可靠性。同时，相比于采用炉管工艺或化学气相沉积法形成第一共源极层130，采用外延工艺生长第一共源极层130，其成本也较低。
87.具体的，在本发明实施例中，保留结构1252也即上文所述的沟道结构120中的功能层121、沟道层122和绝缘层123沿第一方向x延伸出停止层150的部分，也就是说，保留结构1252在第一方向x上的高度小于50纳米。
88.进一步地，请继续参阅图4，由于采用选择性外延生长工艺制备的第一共源极层130太薄，因此，在上述第一共源极层形成步骤s103之后，还包括：
89.第二共源极层形成步骤s104：在第一共源极层130上形成第二共源极层140。
90.需要说明的是，上述第二共源极层140与第一共源极层130共同实现多个沟道结构120的共源极连接，保证沟道结构120共源连接的可靠性。具体的，具体的，在第二共源极层形成步骤s104中，可以采用炉管工艺(furnace)或化学气相沉积法(chemical vapor deposition，cvd)形成第二共源极层140。
91.进一步地，请参阅图5d至图5e，在第二共源极层形成步骤s104之后，还包括：研磨去除部分第二共源极层140。
92.需要说明的是，由于利用选择性外延生长工艺制备第一共源极层130的表面平整性较好，因此，形成于第一共源极层130上的第二共源极层140的表面平整性也较好，从而，降低了在上述“研磨去除部分第二共源极层140”的过程中，利用化学机械研磨(chemical mechanical polish，cmp)工艺对第二共源极层140的表面进行打磨的难度。并且，由于第二共源极层140的表面平整性较好，因此，在研磨去除部分第二共源极层140时，不会对半导体结构100造成损伤而影响其可靠性。
93.进一步地，请继续参阅图4，为了使上述第一共源极层130和第二共源极层140可以达到导电性能的要求，因此，在上述第二共源极层形成步骤s104之后，还包括：
94.激光激活步骤s105：对第一共源极层130和第二共源极层140进行激光激活。
95.根据前述内容，本发明实施例提供了一种半导体结构100及其制备方法，半导体结构100包括：存储堆叠结构110、沟道结构120和第一共源极层130，其中，沟道结构120包括沟道层122，沟道层122沿第一方向x贯穿并延伸出存储堆叠结构110，至少一个沟道结构120内具有空隙124，第一共源极层130设置于存储堆叠结构110上并与沟道层122连接，且第一共源极层130接触至少一个空隙124，本发明实施例首先通过使用化学机械研磨工艺，使得沟道结构120具有外露于停止层150的保留结构1252，然后使用选择性外延生长工艺制备第一共源极层130，一方面，可以使得后续形成的第一共源极层130和第二共源极层140具有良好的表面平整性和较小的厚度，降低了后续研磨工艺中减薄并抛光第二共源极层140的工艺难度，另一方面，也防止了第一共源极层130沿相反于第一方向x的第二方向y在空隙124内延伸而对沟道结构120的电学性能造成影响，保证了半导体结构100的可靠性，同时，也有效地降低了形成第一共源极层130的成本。
96.接下来，请参阅图6，图6示出了根据本发明而成的另一实施例所提供的半导体结构200的剖面结构示意图。
97.如图2和图6所示，本实施例与上一实施例的结构大致相同，其中，本实施例中的存储堆叠结构210(具有相对的第一表面210a和第二表面210b，且包括交替堆叠的多个介质层211和多个栅极层212)、多个沟道结构220(包括功能层221、沟道层222、绝缘层223和空隙224)、第一共源极层230、第二共源极层240以及停止层250与上一实施例中的存储堆叠结构110(具有相对的第一表面110a和第二表面110b，且包括交替堆叠的多个介质层111和多个栅极层112)、多个沟道结构120(包括功能层121、沟道层122、绝缘层123和空隙124)、第一共源极层130、第二共源极层140以及停止层150材料、作用以及设置位置大致相同。
98.其不同之处在于，在本实施例中，如图6所示，每个沟道结构220只有沟道层222沿第一方向x贯穿并延伸出停止层250，并且，每个沟道结构220具有与第一共源极层230连接的顶表面(图中未标示)，多个顶表面基本齐平于切齐面s上。
99.进一步地，请参阅图7以及图8a至图8f，其中，图7以及图8a至图8f分别示出了根据本发明而成的另一实施例所提供的半导体结构200的制备方法的流程示意图以及工艺流程示意图。
100.如图7以及图8a至图8f所示，在本实施例中，半导体结构200的制备方法具体可以包括以下步骤：
101.提供步骤s201：在衬底270上形成牺牲层260、停止层250、存储堆叠结构210以及沿第一方向x贯穿存储堆叠结构210的多个沟道结构220，其中，沟道结构220具有沿第一方向x延伸至牺牲层260的端部225，端部225包括牺牲结构2251和保留结构2252，且至少一个沟道结构220内具有空隙224，至少一个端部225的牺牲结构2251与空隙224接触；
102.研磨步骤s202：研磨去除衬底270、牺牲层260和牺牲结构2251，并停止于停止层250，以露出至少一个空隙224以及保留结构2252的功能层221、沟道层222和绝缘层223，其中，功能层221的顶面、绝缘层223的顶面和沟道层222的顶面切齐；
103.去除步骤s206：去除保留结构2252的功能层221和绝缘层223；
104.第一共源极层形成步骤s203：形成与沟道层222连接且与被露出的空隙224接触的第一共源极层230；
105.第二共源极层形成步骤s204：在第一共源极层230上形成第二共源极层240；
106.激光激活步骤s205：对第一共源极层230和第二共源极层240进行激光激活。
107.具体的，与前述实施例相同的是，在本实施例中，提供步骤s201中的牺牲层260可以是叠层结构，牺牲层260包括交替堆叠的第一叠层261和第二叠层262，第一叠层261的材料可以是氧化物(oxide)或者其他任何合适的材料，第二叠层262的材料可以是多晶硅(poly)或者其他任何合适的材料。
108.需要说明的是，与上一实施例不同的是，在本实施例中，在第一共源极层形成步骤s103之前，还增加了去除步骤s106，从而，增大了沟道结构220中的沟道层222与第一共源极层230的接触面，保证了多个沟道结构220共源极接触的可靠性。
109.具体的，在本实施例中，在上述去除步骤s106结束后，保留结构2252的高度被进一步减小，具体的，该保留结构2252的高度介于20纳米至60纳米之间。
110.进一步地，为了使进行了第一去除步骤s1021之后，停止层150的表面具有良好的平整性，牺牲层160为叠层结构，该研磨分次进行。具体的，牺牲层160包括多个第一叠层161以及位于多个第一叠层161之间的第二叠层162，其中，第一叠层161的材料包括氧化物，第二叠层162与停止层150的材料相同，其示例性材料为多晶硅(polycrystalline silicon)。具体的，在上述分次进行的研磨步骤中，首先，以第二叠层162为研磨停止层，去除靠近衬底270的第一叠层161，然后，以靠近停止层250的第一叠层161为研磨停止层，去除第二叠层162，最后，以停止层250为研磨停止层，去除靠近停止层250的第一叠层161。
111.进一步地，可以采用刻蚀的方式进行上述第二去除步骤s1022。
112.根据前述内容，在本发明实施例进一步提供的半导体结构200中，增加了去除步骤s106，从而，每个沟道结构220只有沟道层222沿第一方向x贯穿并延伸出停止层250，并且，每个沟道结构220具有与第一共源极层230连接的顶表面，多个顶表面基本齐平于切齐面s上，增大了沟道结构220中的沟道层222与第一共源极层230的接触面，保证了多个沟道结构220共源极接触的可靠性。
113.请参阅图9，图9示出了根据本发明而成的实施例所提供的存储器500的结构示意图。其中，该存储器500可以是例如3d nand、3d nor存储器的三维存储器。
114.具体的，存储器500包括半导体结构501和外围电路502，其中，半导体结构501可以为上述实施例中的半导体结构100，外围电路502可以为互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)电路。外围电路502与半导体结构501电连接，以与半导体结构501进行信号传输。外围电路502可用于逻辑运算以及通过金属连线控制和检测上述半导体结构501中各存储单元的开关状态，实现数据的存储和读取等操作。
115.请参阅图10，图10示出了根据本发明而成的实施例所提供的存储系统600的结构示意图。其中，存储系统600包括存储器601和控制器602，存储器601可以是上述任意实施例中的存储器，该存储器601可以包括上述半导体结构，该控制器602与存储器601电连接，用于控制存储器601进行数据等操作，存储器601可基于控制器602的控制而执行存储数据的操作。
116.在一些实施方式中，存储系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
117.除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
118.综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。