一种多芯片封装用的导电组件及其制作方法与流程

1.本发明涉及芯片封装技术领域，具体涉及一种多芯片封装用的导电组件及其制作方法。


背景技术：

2.现代电子信息技术飞速发展，电子产品逐渐向小型化、便携化、多功能化方向发展。随着电子产品朝着小型化发展，其封装结构也朝着高密度、高精度、细间距、高可靠、多层化以及高速传输等方向发展。
3.参照图1，目前，三维集成技术在芯片封装技术领域具有重要意义，利用多芯片堆叠封装工艺将两个或多个芯片进行堆叠封装，并在多个芯片之间形成线路互连，可有效利用封装空间，实现更高的集成度，且将芯片直接互连，互连线长度显著缩短，信号传输得更快且所受干扰更小。但目前的三维集成技术依旧存在很多问题，比如，每堆叠一层芯片，则需要采用tsv、tmv或tgv进行打孔，再通过在孔中电镀沉铜来实现不同层面的芯片之间的互连，多层芯片之间的导电组件的设置较为分散，导电路径长，影响信号的传输，且使得芯片封装工序较为繁杂，增加生产成本，基于此，在此提出一种解决方案。


技术实现要素：

4.本发明的目的在于提供一种多芯片封装用的导电组件及其制作方法，以期解决背景技术中提出的技术问题。
5.本发明的目的可以通过以下技术方案实现：
6.一种多芯片封装用的导电组件，包括封装体本体，封装体本体为具有六个表面的方体，封装体本体的前后两端面均安装有若干个呈等距离排布的端面凸起块，封装体本体的两侧面均安装有若干个呈等距离排布的侧面凸起块，封装体本体的上表面对称安装有上表面凸起块一和上表面凸起块二，封装体本体的下表面对称安装有下表面凸起块一和下表面凸起块二，封装体本体的内部对称设置有空间互连线路一和空间互连线路二，空间互连线路一用于将封装体本体上的上表面凸起块一、侧面凸起块和下表面凸起块一实现电性连接；空间互连线路二用于将封装体本体上的上表面凸起块二、端面凸起块和下表面凸起块二实现电性连接。
7.作为本发明进一步的方案：空间互连线路一和空间互连线路二结构相同，空间互连线路一由两个呈上下对称设置的连接件组成，连接件由连接线路一和连接线路二电性连接而成，其中一个连接件用于将上表面凸起块一和侧面凸起块实现电性连接；另一个连接件用于将下表面凸起块一和侧面凸起块实现电性连接。
8.作为本发明进一步的方案：封装体本体的材料为环氧树脂与二氧化硅的机械混合物、abf或聚酰亚胺中的一种介电材料。
9.作为本发明进一步的方案：上表面凸起块一、上表面凸起块二、端面凸起块、侧面凸起块、下表面凸起块一和下表面凸起块二均为锡焊料、银焊料或金锡合金焊料中的一种。
10.作为本发明进一步的方案：封装体本体的上表面和下表面均为正方形结构，封装体本体的前、后、左、右四面均为规格相同的长方形结构。
11.本发明的有益效果：
12.本发明提供的多芯片封装用的导电组件，将多个芯片的互连线路集成于具有六个表面的方体封装体本体内，形成空间互连线路，可将封装体本体的至少三个表面实现电性连接，从而只需在该封装体本体的表面对应贴装芯片，即可实现多芯片封装，解决现有的多芯片封装中线路设置较为分散的问题，并且可以缩短导电路径，减少对信号传输的影响，具有很好的应用前景。
附图说明
13.下面结合附图对本发明作进一步的说明。
14.图1是本发明现有技术附图；
15.图2是本发明的结构示意图；
16.图3是本发明的空间互连线路一、上表面凸起块一、侧面凸起块和下表面凸起块一的后视连接示意图；
17.图4是本发明的空间互连线路一的俯视图。
18.图中：1、封装体本体；2、端面凸起块；3、侧面凸起块；4、上表面凸起块一；5、上表面凸起块二；6、连接线路一；7、连接线路二。
具体实施方式
19.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
20.请参阅图2－图4所示：
21.实施例一
22.本发明为一种多芯片封装用的导电组件，包括封装体本体1，封装体本体1为具有六个表面的方体，封装体本体1的前后两端面均安装有若干个呈等距离排布的端面凸起块2，封装体本体1的两侧面均安装有若干个呈等距离排布的侧面凸起块3，封装体本体1的上表面对称安装有上表面凸起块一4和上表面凸起块二5，封装体本体1的下表面对称安装有下表面凸起块一和下表面凸起块二，封装体本体1的内部对称设置有空间互连线路一和空间互连线路二，空间互连线路一用于将封装体本体1上的上表面凸起块一4、侧面凸起块3和下表面凸起块一实现电性连接；空间互连线路二用于将封装体本体1上的上表面凸起块二5、端面凸起块2和下表面凸起块二实现电性连接。
23.空间互连线路一和空间互连线路二结构相同，以空间互连线路一为例，空间互连线路一由两个呈上下对称设置的连接件组成，连接件由连接线路一6和连接线路二7电性连接而成，具体为，连接线路一6的一端与若干个连接线路二7相连接，连接线路一6与侧面凸起块3相匹配，其中一个连接件用于将上表面凸起块一4和侧面凸起块3实现电性连接；另一个连接件用于将下表面凸起块一和侧面凸起块3实现电性连接，空间互连线路二中的两个
连接件，其中一个用于将上表面凸起块二5和端面凸起块2实现电性连接，另一个用于将端面凸起块2和下表面凸起块二实现电性连接。
24.封装体本体1的材料为环氧树脂与二氧化硅的机械混合物、abf或聚酰亚胺中的一种介电材料，上表面凸起块一4、上表面凸起块二5、端面凸起块2、侧面凸起块3、下表面凸起块一和下表面凸起块二均为锡焊料、银焊料或金锡合金焊料中的一种。
25.实施例二
26.与实施例一的区别在于封装体本体1的上表面和下表面均为正方形结构，封装体本体1的前、后、左、右四面均为规格相同的长方形结构，且下表面凸起块一和下表面凸起块二之间设置有由多个异形键合丝电性连接而成的十字型平面连接线路，四个端头部分别与下表面凸起块一和下表面凸起块二相连接，利于多个平面上的金属凸块形成电性连接通路，金属凸块指的是上表面凸起块一4、上表面凸起块二5、端面凸起块2、侧面凸起块3、下表面凸起块一和下表面凸起块二。
27.基于上述实施例中公开的内容，一种多芯片封装用的导电组件的制作方法，包括以下步骤：步骤a、层叠制作多个平面层，每一个平面层均包括单元层以及单元层内部的预设线路一和预设线路二，将多个单元层进行分切，将每个单元层分隔开，得到多个规格相同的封装体本体1。
28.在步骤a中，包括以下步骤：步骤b、提供定型箱体，定型箱体的外表面上分别开设有供预设线路一与预设线路二卡接的卡槽一和卡槽二，将预设线路一和预设线路二分别卡接在定型箱体的内壁上，然后沿定型箱体内部竖直方向层叠制作多个平面层；
29.步骤c、整体定型得到层叠件，然后拆卸定型箱体，并将超出层叠件外表面的预设线路一和预设线路二切除，得到空间互连线路一和空间互连线路二，最后进行分切，得到多个规格相同的封装体本体1，在封装体本体1的外表面上分别安装上上表面凸起块一4、上表面凸起块二5、端面凸起块2、侧面凸起块3、下表面凸起块一和下表面凸起块二即可，在使用时，上表面凸起块一4、上表面凸起块二5、端面凸起块2、侧面凸起块3、下表面凸起块一和下表面凸起块二用于提供芯片安装位点。
30.在步骤b中，包括以下步骤：s1、提供两组感光干膜，对两组感光干膜分别进行曝光、显影，形成塑件通孔一和塑件通孔二；
31.s2、于s1中的塑件通孔一和塑件通孔二中分别进行电镀沉铜，形成预设线路一和预设线路二。
32.步骤c中，整体定型得到层叠件指的是：采用介电材料对预设线路一和预设线路二进行塑封，介电材料固化后形成将预设线路一和预设线路二包裹在内的层叠件。
33.在本发明的描述中，需要理解的是，术语“上”、“下”、“左”、“右”等指示方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以及特定的方位构造和操作，因此，不能理解为对本发明的限制。此外，“第一”、“第二”仅由于描述目的，且不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。因此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
34.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”“相
连”“连接”等应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体的连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
35.以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。