高深宽比3DNAND蚀刻的侧壁凹陷的减少的制作方法

高深宽比3d nand蚀刻的侧壁凹陷的减少
通过引用并入
1.pct申请表作为本技术的一部分与本说明书同时提交。如在同时提交的pct申请表中所标识的本技术要求享有其优先权权益的每个申请均通过引用全文并入本文且用于所有目的。
技术领域
2.本文的实施方案涉及用于制造半导体器件的方法和装置，更具体地，用于将高深宽比特征蚀刻到含电介质材料中，其中侧壁凹陷减少并且没有轮廓折衷(tradeoffs)。


背景技术：

3.在制造半导体设备期间经常采用的一种工艺是在含电介质材料的堆叠层中形成蚀刻圆筒体或其他凹陷特征。例如，此类工艺通常用于存储器应用中，例如制造3d nand(也称为竖直nand或v-nand)结构。随着半导体工业的进步和设备尺寸变得更小，这些特征越来越难以以均匀的方式蚀刻，尤其是对于具有窄的宽度和/或深的深度的高深宽比圆筒体。
4.这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。


技术实现要素：

5.本文的某些实施方案涉及用于在包括介电材料的堆叠层中蚀刻特征的方法和装置。通常，在衬底上制造3d nand结构时，将特征蚀刻到堆叠层中。
6.在本文的实施方案的一个方面中，提供了一种在制造3d nand结构的同时在包括介电材料的堆叠层中蚀刻特征的方法，该方法包括：将衬底接收在反应室中的衬底支撑件上，所述衬底包括所述堆叠层和在所述堆叠层的顶部被图案化的掩模层，其中所述堆叠层包括(a)交替的氧化硅层和氮化硅层，或(b)交替的氧化硅层和多晶硅层；以及将所述衬底暴露于所述反应室中的等离子体，从而在所述衬底上的所述堆叠层中蚀刻所述特征，其中所述等离子体由包含wf6、一种或多种碳氟化合物和/或氢氟碳化合物以及一种或多种氧化剂的等离子体产生气体产生，其中wf6的流率介于约0.1-10sccm之间，其中所述等离子体是电容耦合等离子体，其中所述衬底在介于约20khz和1.5mhz之间的频率下以每个衬底介于约500w至20kw之间的rf功率电平被偏置，其中所述wf6和碳氟化合物和/或氢氟碳化合物在蚀刻期间在所述特征的侧壁上形成钨基聚合物膜，并且其中所述钨基聚合物膜促进在所述交替的氧化硅层和氮化硅层之间或在所述交替的氧化硅层和多晶硅层之间的均匀蚀刻速率，使得所述特征的侧壁在蚀刻期间不会变成凹陷。
7.在某些实施方案中，在蚀刻期间，所述wf6可以解离成含钨碎片和含氟碎片，其中与所述含氟碎片相比，所述含钨碎片在所述特征的顶部附近保持相对更集中，并且与所述含钨碎片相比，所述含氟碎片更深入地渗透到特征中。在某些这样的实施方案中，所述钨基
聚合物膜沿所述特征的所述侧壁具有不均匀的组成，使得与所述特征的底部附近的所述钨基聚合物膜相比，所述特征的所述顶部附近的所述钨基聚合物膜具有更大比例的钨。
8.在某些情况下，处理过程中可以使用特定条件。例如，所述等离子体可以在约20mhz和100mhz之间的激发频率和约6.3kw或更低的rf功率下产生。在这些或其他情况下，所述氧化剂可以是o2，并且所述o2的流率可以介于约20-150sccm之间。在这些或其他情况下，所述等离子体产生气体还可以包括sf6，并且，所述sf6的流率可以介于约1-20sccm之间。在这些或其他情况下，所述等离子体产生气体还可以包括kr，并且kr的流率可以介于约30-120sccm之间。在这些或其他情况下，所述等离子体产生气体还可以包括nf3，并且，所述nf3的流率可以为约30sccm或更小。在这些或其他情况下，所述碳氟化合物或氢氟碳化合物可以包括c4f8、c3f8、c4f6和ch2f2中的一种或多种，并且其中所述碳氟化合物和氢氟碳化合物的总流率可以介于约30-240sccm之间。在这些或其他情况下，在蚀刻所述衬底的同时将所述衬底支撑件可以保持在介于约20-80℃之间的温度。在这些或其他情况下，在蚀刻所述衬底的同时，将所述反应室中的压强可以保持在约10-80毫托之间。在这些或其他情况下，可以将所述特征蚀刻到所述交替的氧化硅层和氮化硅层中。在这些或其他情况下，所述wf6的流率可以介于所述等离子体产生气体的总流率的约0.02％和10％之间。在这些或其他情况下，所述wf6的流率可以介于所述等离子体产生气体的总流率的约0.02％和1％之间。在这些或其他情况下，所述wf6的流率可以介于所述等离子体产生气体的总流率的约0.02％和0.5％之间。在这些或其他情况下，所述衬底可以在约300khz和600khz之间的rf频率下被偏置。例如，所述衬底可以在约400khz的rf频率下被偏置。在这些或其他情况下，所述钨基聚合物膜以第一厚度可以形成在所述氧化硅层上并且以第二厚度形成在所述氮化硅层或多晶硅层上，所述第一厚度和所述第二厚度是不同的。
9.在所公开实施方案的另一方面，提供了一种用于在衬底上制造3d nand结构的同时在包括介电材料的堆叠层中蚀刻特征的装置，所述装置包括：反应室，其中具有衬底支撑件；电容耦合等离子体发生器；用于将材料引入所述反应室的入口；用于从所述反应室中去除材料的出口；以及控制器，其被配置为导致本文所述的任何方法。
10.例如，在所公开实施方案的特定方面，提供了一种用于在衬底上制造3d nand结构的同时在包括介电材料的堆叠层中蚀刻特征的装置，所述装置包括：反应室，其中具有衬底支撑件；电容耦合等离子体发生器；用于将材料引入所述反应室的入口；用于从所述反应室中去除材料的出口；以及控制器，其被配置为导致：将所述衬底接收在所述反应室中的所述衬底支撑件上，所述衬底包括所述堆叠层和在所述堆叠层的顶部被图案化的掩模层，其中所述堆叠层包括(a)交替的氧化硅层和氮化硅层，或(b)交替的氧化硅层和多晶硅层，由包含wf6、一种或多种碳氟化合物和/或氢氟碳化合物以及一种或多种氧化剂的等离子体产生气体产生等离子体，其中wf6的流率介于约0.1-10sccm之间，使所述衬底在介于约20khz和1.5mhz之间的频率下以介于约500w至20kw之间的rf功率电平偏置，将所述衬底暴露于所述反应室中的等离子体，从而在所述衬底上的所述堆叠层中蚀刻所述特征，其中所述wf6和碳氟化合物和/或氢氟碳化合物在蚀刻期间在所述特征的侧壁上形成钨基聚合物膜，并且其中所述钨基聚合物膜促进在所述交替的氧化硅层和氮化硅层之间或在所述交替的氧化硅层和多晶硅层之间的均匀蚀刻速率，使得所述特征的侧壁在蚀刻期间不会变成凹陷。
11.下面将参照相关附图描述这些和其他特征。
附图说明
12.图1显示了其上具有交替材料的堆叠层的衬底。
13.图2显示了在导致显著的侧壁凹陷的蚀刻工艺之后的图1的衬底。
14.图3显示了在根据本文的实施方案的蚀刻工艺之后的图1的衬底。
15.图4是描述根据本文的各种实施方案的蚀刻方法的流程图。
16.图5a-5c示出了根据某些实施方案的可用于执行本文所述的蚀刻工艺的反应室。
具体实施方式
17.图1和2示出了包括部分制造的3d nand结构的衬底101，因为高深宽比特征102被蚀刻到包括交替的第一材料层104和第二材料层105的堆叠层103中。图1显示了蚀刻前的结构，而图2显示了在蚀刻高深宽比特征102之后的结构。在一示例中，第一材料是氧化硅并且第二材料是氮化硅。在另一示例中，第一材料是氧化硅并且第二材料是多晶硅。交替层形成材料对。为了清楚起见，图1和2显示了蚀刻穿过仅几个材料对的特征；然而，应理解，蚀刻操作通常会蚀刻更多的材料对。在一些情况下，材料对的数量可以是至少约20个、至少约30个、至少约40个、至少约60个或至少约75个。堆叠层103中的每一层的厚度可以介于约20-50nm之间，例如介于约30-40nm之间。覆盖堆叠层103的是掩模层106。掩模层106被图案化，其中在要蚀刻高深宽比特征102的位置处具有开口。示例性的掩模材料包括但不限于无定形碳、多晶硅和其他常见的掩模材料。在蚀刻之前，掩模层的厚度可以介于约1-2.5μm之间。蚀刻到堆叠层103中的高深宽比特征102可以具有介于约3-10μm之间的深度，例如介于约5-10μm之间的深度。高深宽比特征102可以具有介于约50-150nm之间(例如约60-110nm之间)的宽度/直径。在一些情况下，特征的宽度可以是约100nm或更小。相邻特征之间的节距可以介于约100-200nm之间，例如介于约120-170nm之间。
18.图1所示的衬底101被提供到半导体处理装置以进行蚀刻。下面描述了适当的装置。在将衬底101引入处理装置之后，在处理装置中产生等离子体并且衬底101暴露于等离子体。在一段时间后，这种暴露于等离子体导致在衬底101上的未被掩模层106保护的区域中的蚀刻，从而形成高深宽比特征102，如图2所示。虽然掩模层106对蚀刻化学品有抗性，但它通常在蚀刻工艺期间经历一些侵蚀。这样，图2所示的掩模层106比图1所示的掩模层106薄。随着堆叠层103被蚀刻，钝化层107形成在高深宽比特征102的侧壁上。钝化层107是由堆叠层103中的材料与来自蚀刻化学品的一种或多种材料组合而形成的混合层。因此，钝化层107的组成取决于上面形成有该钝化层107的层的组成。例如，钝化层107的在氧化硅层的侧壁上形成的部分通常具有包括至少硅、氧和碳的组成，而钝化层107的在氮化硅层的侧壁上形成的部分通常将具有至少包括硅、氮和碳的组成。类似地，钝化层107的在多晶硅层的侧壁上形成的部分通常将具有至少包括硅和碳的组成。在许多情况下，钝化层是碳氟化合物膜，其可以是聚合的。
19.虽然图2将钝化层107显示为相对共形且均匀沉积，但情况可能并非如此。在一些情况下，钝化层107会集中在高深宽比特征102的顶部附近，而在特征的底部附近几乎没有或没有钝化层107。在一些情况下，钝化层107可能在第一材料层104和第二材料层105之间不均匀地形成，如下面进一步讨论的。
20.如图2所示，当蚀刻交替层的堆叠层时可能出现的一个问题是两个不同层之间的
蚀刻速率不均匀。通常，氧化硅材料将比氮化硅或多晶硅材料更快地竖直蚀刻。氧化物材料中的这种高竖直蚀刻速率导致氧化物层的水平蚀刻相对较少。相比之下，氮化物层的竖直蚀刻更慢，而水平蚀刻的程度更大。由于这些不匹配的蚀刻速率，因而氮化硅材料(或多晶硅材料)的侧壁会形成被过度蚀刻的区域，从而导致有凹陷的侧壁。在图2的示例中，与第二材料层105(例如氮化硅或多晶硅层)相比，第一材料层104(例如氧化硅层)的水平蚀刻的程度较小。随着时间的推移，这种不均匀蚀刻的结果是形成凹陷的侧壁，如图2所示。这种凹陷是不希望有的的。尽管图2中未显示，但凹陷会导致大量离子散射，这会导致形成大的弓形(例如，与特征顶部相比，特征的中间部分被过度蚀刻)。凹陷也会有害地影响堆叠层中材料的介电特性。
21.虽然图2将堆叠层103中的每一层显示为具有竖直侧壁，但情况并非总是如此。在各种实现方案中，被水平过度蚀刻的材料层(例如，氧化物-氮化物堆叠层中的氮化硅，或氧化物-多晶硅堆叠层中的多晶硅层)在层的顶部附近被最显著地过度蚀刻，从而紧邻在另一材料层的下方形成底切。被过度蚀刻的层的底部可能被过度蚀刻到较小程度，或者它们可能根本不被过度蚀刻。因此，被过度蚀刻的层的侧壁可能是倾斜的、弯曲的或者不是竖直的。
22.不希望受理论或作用机制的约束，据信侧壁凹陷可能是由在堆叠层103中的不同材料上的钝化层107的不均匀形成引起的。例如，与第二材料层105(例如，氮化硅或多晶硅层)的侧壁相比，钝化层107可以在第一材料层104(例如，氧化硅层)的侧壁上形成更大的厚度。较厚的钝化层107对横向蚀刻提供更大的保护，因此，第一材料层的横向蚀刻程度低于其上具有较薄钝化层107的第二材料层。
23.替代地或附加地，侧壁凹陷可能是由两种不同材料的不均匀蚀刻速率引起的。在某些情况下，这可能导致拐角的形成，特别是在以第一速率蚀刻的上覆层和以不同速率蚀刻的下伏层之间的交叉处。这些拐角暴露于大量的离子轰击下，这可能导致底切的形成，特别是在被过度蚀刻的层的顶部区域处。
24.侧壁凹陷也可能是由两种不同类型的层之间的应力差异引起的。不管是什么原因，很明显正在形成侧壁凹陷。
25.已经开发了某些技术来减少侧壁凹陷。通常，这些技术包括调整蚀刻化学品的组成。更具体地，蚀刻化学品已通过控制蚀刻衬底的等离子体中的含氮物质、含氧物质、含碳物质和含氟物质的比率来调整。然而，这些技术通常会引入与蚀刻特征的轮廓相关的折衷(tradeoffs)。例如，这样的技术可能导致弓形形成(例如，其中与特征的顶部相比，特征的中间部分被过度蚀刻)、选择性降低、封盖增加或蚀刻速率降低。所有这些结果都是不希望有的。
26.已经发现，在蚀刻化学物质中加入六氟化钨(wf6)可消除或显著减少侧壁凹陷，而不会引入与弯曲、选择性、封盖或蚀刻速率相关的折衷。结果是蚀刻特征上的侧壁更加平滑。这个结果是非常理想的。
27.不希望受理论或作用机制的约束，据信wf6可导致第一材料(例如，氧化硅)和第二材料(例如，氮化硅或多晶硅)更相等的竖直和/或水平蚀刻速率。例如，wf6可以降低第一材料的竖直蚀刻速率(例如，从而增加第一材料的水平蚀刻速率)和/或增加第二材料的竖直蚀刻速率(例如，从而降低第二材料的水平蚀刻速率)。替代地或附加地，wf6可以降低钝化
层在第一材料(例如，氧化硅)的侧壁上的形成速度和/或增加钝化层在第二材料(例如，氮化硅或多晶硅)的侧壁上的形成速度。替代地或附加地，wf6可以应对两种不同层之间的膜应力或其他特性的差异。
28.由于等离子体中过量的f*，因此wf6可能导致第一和第二材料之间的蚀刻速率更均匀。替代地或附加地，wf6可以产生钨基(例如，在一些情况下氧化钨基)侧壁聚合物膜，类似于图2的钝化层107。钨基侧壁聚合物膜可以平滑地沉积在各层的侧壁之上，从而防止形成任何凹陷。
29.wf6常用于沉积钨基膜。然而，wf6并不常用作蚀刻化学品的一部分。观察到与将wf6添加到蚀刻化学品有关的侧壁凹陷的改进是出乎意料的。
30.图3示出了在根据本文实施方案的蚀刻工艺之后的图1的衬底101。在这种情况下，蚀刻化学品包括wf6。结果，第一材料104和第二材料105以均匀的速率蚀刻，得到的侧壁是光滑的。钝化层107在图3中被示为保形且均匀的。然而，情况并非总是如此。钝化层107可以具有不均匀的厚度和/或组成。例如，它可能在特征顶部附近相对较厚，而在特征底部附近相对较薄或不存在(反之亦然)。在一种情况下，钝化层107可以具有这样的组成：在特征的顶部附近具有相对较多的钨并且在特征的底部附近具有相对较少的钨(反之亦然)。在这些或其他情况下，钝化层107可以具有这样的组成：在特征的顶部具有相对较少的碳而在特征的底部具有相对较多的碳(反之亦然)。在特定实施方案中，钝化层107可以包括两个钝化层，其中一个是钨基的，而另一个是碳基的。两个钝化层可以彼此重叠(例如，作为单独的层或作为混合层)和/或它们可以在特征内的不同竖直位置处形成(例如，与碳基钝化层相比，钨基钝化层更接近于特征的顶部或特征的底部)。如上文关于图2所述，钝化层107的组成也可以取决于上面形成有该钝化层107的层的组成。
31.在一个特定实施方案中，与特征的底部相比，钝化层中的钨可以集中在特征的顶部。换句话说，wf6中的大部分钨保持在特征顶部附近。在某些情况下，这可能有助于保留掩模层。靠近特征顶部的钨浓度可能是钨和含钨物质的高粘附系数的结果。当这些高粘附系数物质接触侧壁时，它们很可能会“粘附”而不是弹回以进一步向下进入特征。来自wf6中的氟具有低得多的粘附系数，并且能够更容易地渗透到特征的底部，从而有助于提高蚀刻速率。这两个因素(例如，停留在特征顶部附近的含钨物质和移动到特征底部以进一步蚀刻堆叠层的含氟物质)确保蚀刻选择性保持合乎期望地高。
32.图4描绘了描述根据本文各个实施方案的在包含介电材料的堆叠层中蚀刻特征的方法的流程图。该方法开始于操作401，其中将衬底提供给反应室。衬底可以是例如结合图1描述的衬底。接下来，在操作403，由等离子体产生气体产生等离子体。等离子体产生气体至少包括wf6。等离子体产生气体还包括适合蚀刻堆叠层的材料的蚀刻化学品。在各种示例中，蚀刻化学品包括例如一种或多种含氧物质、一种或多种含碳物质和一种或多种含氟物质。蚀刻化学品中常用的示例性材料包括但不限于碳氟化合物和氢氟碳化合物，例如c3f8、c4f8、c4f6、ch2f2、ch3f、chf3、c5f8、c6f6等，氧化剂例如o2、o3、co、co2、cos等，以及nf3。也可以在等离子体产生气体中提供惰性物质。
33.wf6在等离子体产生气体中的流率可以是至少约0.1sccm，或至少约0.2sccm，或至少约0.5sccm，或至少约1sccm。在这些或其他情况下，wf6的流率可以是约20sccm或更小，例如约10sccm或更小，或约5sccm或更小，或约2sccm或更小，或约1sccm或更小，或约0.5sccm
或更小。在特定实施方案中，wf6的流率可以介于约0.1-10sccm之间。等离子体产生气体的总流率可以是至少约1sccm、至少约10sccm、至少约50sccm或至少约80sccm。在这些或其他情况下，等离子体产生气体的总流率可以为约600sccm或更小，或约500sccm或更小，或约300sccm或更小，或约200sccm或更小，或约100sccm或更小，或约50sccm或更小。在一些情况下，可以将一种或多种碳氟化合物源(在输送到反应室之前或之后)混合，例如以提供所需的碳和氟比率。在一些示例中，c4f8和/或c3f8和/或c4f6的流率可以介于约20-120sccm之间。在这些或其他示例中，ch2f2的流率可以介于约10-120sccm之间。在各种实施方案中，碳氟化合物和氢氟碳化合物的总流率可以介于约30-240sccm之间。在这些或其他示例中，nf3的流率可以介于约0-30sccm之间。在这些或其他示例中，o2的流率可以介于约20-150sccm之间。在这些或其他示例中，sf6的流率可以介于约1-20sccm之间。在这些或其他示例中，kr的流率可以介于约30-120sccm之间。在各种情况下，wf6可代表等离子体产生气体的体积流率的至少约0.02％、或至少约0.05％、或至少约0.1％、或至少约0.5％、或至少约1％、或至少约3％。在这些或其他情况下，wf6可以代表等离子体产生气体的体积流率的约10％或更少、或约5％或更少、或约1％或更少、或约0.5％或更少。
34.在各种情况下，以下条件可用于产生等离子体。等离子体可以是电容耦合等离子体。等离子体可以在约13-169mhz之间的激发频率下，例如在约20-100mhz之间(例如，在特定情况下为60mhz)，以每300mm衬底约0瓦至6.3kw之间的功率电平产生。在各种情况下，用于产生等离子体的功率电平可能特别高，例如每300mm衬底约5kw或更大，或约6kw或更大。可以向衬底施加相对高的偏置，例如以促进高竖直蚀刻速率。可以在约20khz至1.5mhz、或约200khz至1.5mhz、或约300khz至600khz(例如，在特定情况下为约400khz)的频率下，以每300mm衬底约500w和20kw之间，或每300mm衬底约2-10kw之间的功率电平向衬底施加偏置。在一个特定实施方案中，衬底在400khz下，以约500w和20kw之间的功率电平被偏置。反应室内的压强可以是至少约10毫托或至少约30毫托。在这些或其他情况下，反应室内的压强可以为约500毫托或更小，例如100毫托或更小，或约80毫托或更小，或约30毫托或更小。在某些情况下，在蚀刻过程中压强可能会保持相对较低(例如，10-80毫托)，但会增加到更高的压强(例如，100-500毫托，或300-500毫托，或400-500毫托)以进行清洁操作以清洁反应室的内壁。上面被提供有衬底的衬底支撑件可(例如，通过加热和/或冷却)维持在约-80℃至130℃之间的温度。在一些情况下，衬底支撑件保持在至少约-80℃、或至少约-50℃、或至少约-20℃、或至少约0℃、或至少约20℃，或至少约50℃，或至少约70℃的温度下。在这些或其他情况下，衬底支撑件可以保持在约130℃或更低、或约120℃或更低、或约100℃或更低、或约80℃或更低、或约50℃或更低、或约20℃或更低、或约0℃或更低、或约-20℃或更低，或约-50℃或更低的温度下。在特定情况下，衬底支撑件可以保持在介于约20-80℃之间的温度下。这些温度可能与衬底暴露于等离子体时衬底支撑件的受控温度有关。
35.一段时间后，一个特征开始在堆叠层中形成。在特征达到其最终蚀刻深度后，如图3所示，在操作405中将衬底从反应室中移出。与常规方式相比，结合图4描述的方法能够形成具有相对较少(或没有)凹陷的深特征。在等离子体产生气体中包含的wf6当以适当的流率和在适当的等离子体条件提供时显著减少或消除了侧壁凹陷。有利地，这种侧壁凹陷的减少不会在特征弓形、选择性、封盖或蚀刻速率方面引入折衷。装置
36.本文所述的方法可以通过任何合适的装置来执行。根据本实施方案，合适的装置包括用于完成工艺操作的硬件和具有用于控制工艺操作的指令的系统控制器。例如，在一些实施方案中，硬件可以包括一个或多个包括在处理工具中的处理站。
37.图5a-5c示出了可用于执行这里所描述的蚀刻操作的可调节间隙电容耦合约束rf等离子体反应器500的实施方案。如所描绘的，真空室502包括室壳体504，室壳体504围绕容纳下电极506的内部空间。在室502的上部，上电极508与下电极506竖直隔开。上电极508和下电极506的平坦表面基本平行并正交于电极间的竖直方向。优选地，上电极508和下电极506是圆形的，并且相对于竖直轴线同轴。上电极508的下表面朝向下电极506的上表面。间隔开的相对电极表面限定其间存在的可调节间隙510。在操作期间，下电极506由rf功率源(匹配)520供给rf功率。rf功率通过rf供应管线522、rf带524和rf功率构件526被供给到下电极506。接地屏蔽件536可以围绕rf功率构件526，以供应更均匀的rf场到下电极506。如在共同拥有的美国专利no.7,732,728(其全部内容通过引用并入本文并用于所有目的)中描述的，晶片通过晶片端口582插入并被支撑在下电极506上的间隙510中以供处理，工艺气体被供给到间隙510并由rf功率激发成等离子体状态。上电极508可被供电或接地。
38.在图5a-图5c中所示的实施方案中，下电极506被支撑在下电极支撑板516上。插在下电极506和下电极支撑板516之间的绝缘环514使下电极506与支撑板516绝缘。
39.rf偏置壳体530将下电极506支撑在rf偏置壳体盆532上。盆532穿过在室壁板518中的开口通过rf偏置壳体530的臂534连接到导管支撑板538。在优选实施方案中，rf偏置壳体盆532和rf偏置壳体臂534一体地形成为一个部件，但是，臂534和盆532也可以是栓接或接合在一起的两个单独的部件。
40.rf偏置壳体臂534包括一个或多个中空通路用于从真空室502外到真空室502内在下电极506的背面上的空间传递rf功率和设施，诸如气体冷却剂、液体冷却剂、rf能量、用于升降销控制的电缆、电气监测和启动信号。rf供应导管522与rf偏置壳体臂534绝缘，该rf偏置壳体臂534提供rf功率到rf功率源520的返回路径。设施管道540提供了用于设施组件的通道。设施组件的进一步的细节在美国专利no.5,948,704和美国专利no.7,732,728中描述，并且为了描述的简单这里未示出。间隙510优选地由约束环组件或罩(未示出)包围，其中的细节可以在通过引用并入本文的共同拥有的公布的美国专利no.7,740,736中得到。真空室502的内部经由通过真空端口580连接到真空泵而维持在低压下。
41.导管支撑板538被附接到致动机构542。致动机构的细节在上文已并入的共同拥有的美国专利no.7,732,728中有描述。致动机构542，例如伺服机械电机、步进电机或类似物，通过例如螺旋齿轮546(如滚珠丝杠)和用于转动滚珠丝杠的马达附接到竖直线性轴承544。在调整间隙510的大小的操作过程中，致动机构542沿着竖直线性轴承544行进。图5a示出了当致动机构542在线性轴承544上处于产生小的间隙510a的高的位置时的布置。图5b示出了当致动机构542处于在线性轴承544上中间的位置时的布置。如图所示，下电极506、rf偏置壳体530、导管支撑板538、rf功率源520均相对于室壳体504和上电极508向下移动，从而产生中等大小的间隙510b。
42.图5c示出了当致动机构542处于在线性轴承上的低的位置时的大的间隙510c。优选地，上电极508和下电极506在间隙调整期间保持同轴并且跨越间隙的上电极和下电极的相对表面保持平行。
43.例如，为了保持跨越大直径衬底(例如300毫米晶片或平板显示器)的均匀蚀刻，本实施方案使得在多步骤蚀刻工艺配方(barc、harc、和strip等)期间在ccp室502中上电极508和下电极506之间的间隙510能进行调节。特别地，该室涉及一种机械装置，该机械装置使得能提供下电极506和上电极508之间可调的间隙所需的直线运动。
44.图5a示出了在导管支撑板538的近端并在室壁板518的阶梯式凸缘528的远端密封的横向偏转的波纹管550。阶梯式凸缘的内径限定室壁板518中的开口512，rf偏置壳体臂534通过开口512。波纹管550的远端被夹持环552夹持。
45.横向偏转的波纹管550提供真空密封，同时允许rf偏置壳体530、导管支撑板538和致动机构542的竖直移动。rf偏置壳体530、导管支撑板538和致动机构542可以被称为悬臂组件。优选地，rf功率源520与该悬臂组件一起移动并可以附接到导管支撑板538。图5b示出了当悬臂组件在中间位置时处于中间位置的波纹管550。图5c示出了当悬臂组件处于低的位置时横向偏转的波纹管550。
46.迷宫式密封件548提供了波纹管550和等离子体处理室壳体504的内部之间的颗粒屏障。固定屏蔽件556在室壁板518处不可移动地连接到室壳体504的内壁内，以便提供迷宫式槽560(缝隙)，其中可移动屏蔽板558竖直移动，以适应悬臂组件的竖直移动。可移动屏蔽板558的外部在下电极506的所有竖直位置保持在缝隙中。
47.在示出的实施方案中，迷宫式密封件548包括在限定迷宫式槽560的室壁板518的开口512的周边附接到室壁板518的内表面上的固定屏蔽件556。可移动屏蔽板558附接rf偏置壳体臂534并从该rf偏置壳体臂534径向延伸，其中臂534穿过该室壁板518中的开口512。可移动屏蔽板558延伸进入迷宫式槽560，同时与固定屏蔽件556间隔开第一间隙，并与室壁板518的内表面间隔开第二间隙，从而使得悬臂组件能竖直移动。迷宫式密封件548阻止从波纹管550剥落的颗粒迁移进入真空室内部505，并阻挡来自工艺气体等离子体的自由基迁移到波纹管550，在波纹管550中自由基可以形成随后剥落的沉积物。
48.图5a示出了当悬臂组件处于高位置(小的间隙510a)时在rf偏置壳体臂534上方的迷宫式槽560中较高的位置的可移动屏蔽板558。图5c示出了当悬臂组件处于低位置(大的间隙510c)时在rf偏置壳体臂534上方的迷宫式槽560中较低位置的可移动屏蔽板558。图5b示出了当悬臂组件处于中间位置(中等的间隙510b)时在迷宫式槽560内中等或中间位置的可移动屏蔽板558。尽管迷宫式密封件548被示出为相对于rf偏置壳体臂534是对称的，但在其他实施方案中迷宫式密封件548相对于rf偏置壳体臂534可以是不对称的。
49.图6描绘了具有各种与真空传送模块638(vtm)接口的模块的半导体处理群集架构。在多个存储设备和处理模块之间“传送”衬底的传送模块装置可以被称为“集群工具架构”系统。气密室630(也被称为加载锁或传送模块)在vtm 638示出具有四个处理模块620a-620d，其可以被单独优化以执行各种制造处理。例如，处理模块620a-620d可以被实现以执行衬底蚀刻、沉积、离子注入、晶片清洁、溅射和/或其它半导体处理，以及激光测量和其他缺陷检测和缺陷识别方法。处理模块中的一个或多个(620a-620d中的任意一个)可以如本文所公开的被实施，即，用于将凹陷特征蚀刻到衬底中。气密室630和处理模块620a-620d可以被称为“站”。每个站具有将站与vtm 638连接的小面636(facet 636)。在小面内部，传感器1-18被用于在衬底626在各站之间移动通过时检测衬底626的通过。
50.机械手622将衬底在站之间传输。在一实现方案中，机械手可以具有一个臂，而在
另一实现方案中，机械手可以具有两个臂，其中每个臂具有端部执行器624以拾取衬底用于运输。在大气传送模块(atm)640中，前端机械手632可以用于从在负载端口模块(lpm)642中的晶片盒或前开式晶片盒(foup)634传送衬底到气密室630。处理模块620a-620d内的模块中心628可以是用于放置衬底的一个位置。在atm 640中的对准器644可以用于对齐衬底。
51.在一示例性的处理方法中，衬底被放置在lpm 642中的多个foup 634中的一个中。前端机械手632将衬底从foup 634传送到对准器644，其允许衬底626在被蚀刻或上面被沉积或以其它方式被处理之前适当地居中。对准后，衬底由前端机械手632移动到气密室630。由于气密室模块具有匹配atm和vtm之间的环境的能力，因此衬底能够在两个压强环境之间移动而不被破坏。从气密室模块630，衬底通过机械手622移动通过vtm 638并进入处理模块620a-620d中的一个，例如处理模块620a。为了实现这种衬底移动，机械手622在其每一个臂上使用端部执行器624。在处理模块620a中，衬底经历如所述的蚀刻。接下来，机械手622将衬底移出处理模块620a，进入下一期望的站。
52.应当注意的是，控制衬底运动的计算机对于集群架构可以是本地的，或者它可以位于在制造工厂中的群集架构的外部，或在远程位置并通过网络连接到群集架构。
53.在一些实现方案中，控制器是系统的一部分，该系统可以是上述示例的一部分。这样的系统可以包括半导体处理设备，半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”，其可以控制一个或多个系统的各种部件或子部件。根据处理要求和/或系统类型，控制器可以被编程以控制本文公开的任何工艺，包括处理气体的输送、温度设置(例如加热和/或冷却)、压力设置、真空设置、功率设置、射频(rf)产生器设置、rf匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、晶片转移进出工具和其他转移工具和/或与具体系统连接或通过接口连接的装载锁。
54.概括地说，控制器可以定义为电子器件，电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用端点测量等的各种集成电路、逻辑、存储器和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(dsp)、定义为专用集成电路(asic)的芯片、和/或一个或多个微处理器、或执行程序指令(例如，软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式发送到控制器的指令，单独设置(或程序文件)定义用于在半导体晶片或系统上或针对半导体晶片或系统执行特定工艺的操作参数。在一些实施方案中，操作参数可以是由工艺工程师定义的配方的一部分，以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
55.在一些实现方案中，控制器可以是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到该计算机。例如，控制器可以在“云”中或是晶片厂(fab)主机系统的全部或一部分，其可以允许对晶片处理的远程访问。计算机可以实现对系统的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、检查多个制造操作的趋势或性能标准，改变当前处理的参数、设置处理步骤以跟随当前的处理、或者开始新的处理。在一些示例中，远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向系统提供工艺配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户
界面，然后将该参数和/或设置从远程计算机发送到系统。在一些示例中，控制器接收数据形式的指令，其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解，参数可以特定于要执行的工艺的类型和工具的类型，控制器被配置为与该工具接口或控制该工具。因此，如上所述，控制器可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的工艺和控制)工作的一个或多个分立的控制器而呈分布式。用于这种目的的分布式控制器的示例是在与远程(例如在平台级或作为远程计算机的一部分)的一个或多个集成电路通信的室上的一个或多个集成电路，其组合以控制在室上的工艺。
56.示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(pvd)室或模块、化学气相沉积(cvd)室或模块、原子层沉积(ald)室或模块、原子层蚀刻(ale)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体晶片的制造和/或制备的任何其它半导体处理系统。
57.如上所述，根据将由工具执行的一个或多个处理步骤，控制器可以与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。附加实施方案
58.上述各种硬件和方法实施方案可以与光刻图案化工具或工艺结合使用，例如，用于制备或制造半导体器件、显示器、led、光伏电池板等。通常，虽然不是必要地，这些工具/工艺将在共同的制造设施中一起使用或操作。
59.膜的光刻图案化通常包括以下步骤中的一些或所有，每个步骤启用多个可行的工具：(1)使用旋涂或喷涂工具在工件(在其上形成有氮化硅膜的衬底)上涂覆光致抗蚀剂；(2)使用热板或加热炉或其他合适的固化工具固化光致抗蚀剂；(3)使用例如晶片步进曝光机之类的工具使光致抗蚀剂暴露于可见光或紫外线或x射线；(4)使用例如湿法清洗台或喷雾显影器之类的工具使抗蚀剂显影以便选择性地去除抗蚀剂并且从而将其图案化；(5)通过使用干法或等离子体辅助蚀刻工具将抗蚀剂图案转移到下方的膜或工件上；并且(6)使用例如射频或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。在一些实施方案中，可灰化硬掩模层(例如无定形碳层)和另一合适的硬掩模(例如抗反射层)可在施加光致抗蚀剂之前沉积。
60.应当理解，这里描述的配置和/或方法本质上是示例性的，并且这些特定实施方案或示例不应被认为具有限制意义，因为许多变化是可能的。本文描述的特定例程或方法可以代表任意数量的处理策略中的一个或多个。这样，所示的各种动作可以以所示的顺序、以其他顺序、并行地或在某些情况下被省略来执行。同样，可以改变上述处理的顺序。某些参考文献已通过引用并入本文。应当理解，在这些参考文献中作出的任何免责声明或否认不一定适用于本文所述的实施方案。类似地，在这些参考文献中描述为必要的任何特征可以在本文的实施方案中省略。
61.在本技术中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可互换使用。本领域普通技术人员应理解，术语“部分制造的集成电路”可以指代在其上制造集成电路的许多阶段中的任何阶段期间的硅晶片。半导体设备工业中使用的晶片或
衬底通常具有200毫米、300毫米或450毫米的直径。以上详细描述假设实施方案在晶片上实施。然而，实施方案不限于此。工件可以具有各种形状、尺寸和材料。除了半导体晶片之外，可以利用所公开的实施方案的其他工件包括各种制品，例如印刷电路板、磁记录介质、磁记录传感器、镜子、光学元件、微机械设备等。除非针对特定参数另有定义，否则本文使用的术语“约”和“约”旨在表示相对于相关值相差
±
10％。
62.在以上描述中，阐述了许多具体细节以便提供对所呈现的实施方案的透彻理解。可以在没有这些具体细节中的一些或全部的情况下实践所公开的实施方案。在其他情况下，没有详细描述公知的工艺操作，以免不必要地使所公开的实施方案难以理解。尽管结合具体实施方案描述了所公开的实施方案，但应当理解，其并非意在限制所公开的实施方案。本公开的主题包括各种工艺、系统和配置的所有新颖和非显而易见的组合和子组合，以及本文公开的其他特征、功能、动作和/或特性，以及它们的任何和所有等同方案。