半导体结构及其制备方法与流程

1.本技术涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。


背景技术：

2.随着半导体技术的发展，出现了静态随机存取存储器（static random-access memory，sram），sram通过切换晶体管状态来实现存储数据的功能，只要保持通电就可以一直保存存储的数据。最小的sram单元称为一个bit，其只能存储一个信号0或者1，这样的一个bit的sram单元由6个晶体管构成，分别为2个上拉（pull up，pu）晶体管、2个下拉（pull down，pd）晶体管以及2个传输（pass gate，pg）晶体管。
3.sram中的pu晶体管通常为pmos管，pd晶体管和pg晶体管通常均为nmos管。传统技术中，pu晶体管和pd晶体管通常共用同一多晶硅（poly）结构作为栅极，其中，pd晶体管的poly还需要进行n型掺杂以改善耗尽区对栅极氧化层的影响，而pu晶体管的poly则不需要进行额外的掺杂。然而，传统技术中，由于浓度差的原因，pd晶体管的poly中的n型掺杂离子会向pu晶体管中的poly扩散，从而pu晶体管的电性曲线会产生偏移（shift），从而导致sram存在读写速度下降的问题。


技术实现要素：

4.基于此，有必要针对现有技术中的sram的读写速度下降的问题提供一种半导体结构及其制备方法。
5.为了实现上述目的，第一方面，本发明提供了一种半导体结构，其特征在于，包括：第一pmos管；第一nmos管，所述第一nmos管的栅极与所述第一pmos管的栅极共用同一第一多晶硅结构；所述第一多晶硅结构包括第一栅极区域及第二栅极区域，所述第一栅极区域与所述第二栅极区域间隔排布；所述第一栅极区域为所述第一pmos管的栅极，所述第二栅极区域为所述第一nmos管的栅极，所述第二栅极区域为n型掺杂区域；所述第一栅极区域与所述第二栅极区域之间的所述第一多晶硅结构内具有第一凹槽。
6.在其中一个实施例中，所述第一凹槽的宽度与所述第一多晶硅结构的宽度相同。
7.在其中一个实施例中，所述半导体结构还包括衬底，所述衬底内具有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区，所述有源区沿第一方向延伸；所述第一多晶硅结构沿第二方向延伸，所述第二方向与所述第一方向相交；所述第一多晶硅结构横跨至少两个所述有源区；所述第一pmos管还包括源极及漏极，所述第一pmos管的源极及所述第一pmos管的漏极位于同一所述有源区内，且位于所述第一栅极区域相对的两侧；所述第一nmos管还包括源极及漏极，所述第一nmos管的源极及所述第一nmos管的漏极位于同一所述有源区内，且位于所述第二栅极区域相对的两侧。
8.在其中一个实施例中，所述半导体结构还包括：第二pmos管，包括栅极、源极及漏极；第二nmos管，包括栅极、源极及漏极；所述第二nmos管的栅极与所述第二pmos管的栅极共用同一第二多晶硅结构；所述第二多晶硅结构包括第三栅极区域及第四栅极区域；所述第三栅极区域与所述第四栅极区域间隔排布；所述第三栅极区域为所述第二pmos管的栅极，所述第四栅极区域为所述第二nmos管的栅极，所述第四栅极区域为n型掺杂区域；所述第三栅极区域与所述第四栅极区域之间的所述第二多晶硅结构内具有第二凹槽；所述第二pmos管的源极及所述第二pmos管的漏极位于同一所述有源区内，且位于所述第三栅极区域相对的两侧；所述第二nmos管的源极及所述第二nmos管的漏极位于同一所述有源区内，且位于所述第四栅极区域相对的两侧。
9.在其中一个实施例中，所述半导体结构还包括：第一传输晶体管，包括栅极、源极及漏极；所述第一传输晶体管的栅极横跨所述第一nmos管所在的有源区，所述第一传输晶体管的源极及所述第一传输晶体管的漏极位于所述第一nmos管所在的有源区内，且所述第一传输晶体管与所述第一nmos管共漏极，所述第一传输晶体管的源极位于所述第一传输晶体管的栅极远离所述第一传输晶体管的漏极的一侧；第二传输晶体管，包括栅极、源极及漏极；所述第二传输晶体管的栅极横跨所述第二nmos管所在的有源区，所述第二传输晶体管的源极及所述第二传输晶体管的漏极位于所述第二nmos管所在的有源区内，且所述第二传输晶体管与所述第二nmos管共漏极，所述第二传输晶体管的源极位于所述第二传输晶体管的栅极远离所述第二传输晶体管的漏极的一侧。
10.在其中一个实施例中，所述半导体结构还包括：第一导电插塞，与所述第一多晶硅结构及所述第二pmos管的漏极相接触，以将所述第一多晶硅结构与所述第二pmos管的漏极相连接；第二导电插塞，与所述第二多晶硅结构及所述第一pmos管的漏极相接触，以将所述第二多晶硅结构与所述第一pmos管的漏极相连接；多个第三导电插塞，多个所述第三导电插塞分别与所述第一pmos管的源极、所述第二pmos管的源极、所述第一nmos管的源极、所述第一nmos管的漏极、所述第二nmos管的源极、所述第二nmos管的漏极、所述第一传输晶体管的源极、所述第一传输晶体管的漏极、所述第二传输晶体管的源极及所述第二传输晶体管的漏极一一对应接触；多个第四导电插塞，多个所述第四导电插塞与所述第一传输晶体管的栅极及所述第二传输晶体管的栅极一一对应接触。
11.上述半导体结构，包括：第一pmos管；第一nmos管，第一nmos管的栅极与第一pmos管的栅极共用同一第一多晶硅结构；第一多晶硅结构包括第一栅极区域及第二栅极区域，第一栅极区域与第二栅极区域间隔排布；第一栅极区域为第一pmos管的栅极，第二栅极区域为第一nmos管的栅极，第二栅极区域为n型掺杂区域；第一栅极区域与第二栅极区域之间的第一多晶硅结构内具有第一凹槽。本技术的半导体结构由于第一多晶硅结构内具有的第一凹槽将第一栅极区域与第二栅极区域隔开，减少了n型掺杂离子由第二栅极区域向第一栅极区域扩散的扩散路径，从而降低了第一pmos管的电性曲线的偏移程度，从而能够避免
sram的读写速度下降。
12.第二方面，本发明还提供了一种半导体结构的制备方法，其特征在于，包括：提供衬底，所述衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个间隔排布的有源区；于所述衬底上形成第一初始多晶硅结构，所述第一初始多晶硅结构横跨至少两个所述有源区，所述第一初始多晶硅结构包括第一栅极区域及第二栅极区域，所述第一栅极区域及所述第二栅极区域均位于所述有源区的正上方，且所述第一栅极区域与所述第二栅极区域间隔排布；于所述第一栅极区域与所述第二栅极区域之间的所述第一初始多晶硅结构内形成第一凹槽；对所述第二栅极区域进行n型掺杂，以得到第一多晶硅结构；其中，所述第一多晶硅结构中的第一栅极区域为第一pmos管的栅极，所述第一多晶硅结构中的第二栅极区域为第一nmos管的栅极；于所述第一多晶硅结构相对两侧的所述有源区内形成源极及漏极。
13.在其中一个实施例中，于所述衬底上形成第一初始多晶硅结构的同时，还于所述衬底上形成第二初始多晶硅结构，所述第二初始多晶硅结构横跨至少两个所述有源区，所述第二初始多晶硅结构包括第三栅极区域及第四栅极区域，所述第三栅极区域及所述第四栅极区域均位于所述有源区的正上方，且所述第三栅极区域与所述第四栅极区域间隔排布；于所述第一栅极区域与所述第二栅极区域之间的所述第一初始多晶硅结构内形成第一凹槽的同时，还于所述第三栅极区域与所述第四栅极区域之间的所述第二初始多晶硅结构内形成第二凹槽；对所述第二栅极区域进行n型掺杂，以得到第一多晶硅结构的同时，还对所述第四栅极区域进行n型掺杂，以形成第二多晶硅结构；其中，所述第二多晶硅结构中的第三栅极区域为第二pmos管的栅极，所述第二多晶硅结构中的第四栅极区域为第二nmos管的栅极；于所述第一多晶硅结构相对两侧的所述有源区内形成源极及漏极的同时，还于所述第二多晶硅结构相对两侧的有源区内形成源极及漏极。
14.在其中一个实施例中，于所述衬底上形成第一初始多晶硅结构的同时，还于所述衬底上形成第一传输晶体管的栅极及第二传输晶体管的栅极；所述第一传输晶体管的栅极横跨所述第一nmos管所在的有源区；所述第二传输晶体管的栅极横跨所述第二nmos管所在的有源区；于所述第一多晶硅结构相对两侧的所述有源区内形成源极及漏极的同时，还于所述第一传输晶体管相对两侧的有源区内及所述第二传输晶体管相对两侧的有源区内形成源极及漏极；所述第一传输晶体管与所述第一nmos管共漏极，所述第二传输晶体管与所述第二nmos管共漏极。
15.在其中一个实施例中，形成源极及漏极之后，还包括：形成第一导电插塞、第二导电插塞、多个第三导电插塞及多个第四导电插塞；所述第一导电插塞与所述第一多晶硅结构及所述第二pmos管的漏极相接触，以将所述第一多晶硅结构与所述第二pmos管的漏极相连接；所述第二导电插塞与所述第二多晶硅结构及所述第一pmos管的漏极相接触，以将所
述第二多晶硅结构与所述第一pmos管的漏极相连接；多个所述第三导电插塞分别与所述第一pmos管的源极、所述第二pmos管的源极、所述第一nmos管的源极、所述第一nmos管的漏极、所述第二nmos管的源极、所述第二nmos管的漏极、所述第一传输晶体管的源极、所述第一传输晶体管的漏极、所述第二传输晶体管的源极及所述第二传输晶体管的漏极一一对应接触；多个所述第四导电插塞与所述第一传输晶体管的栅极及所述第二传输晶体管的栅极一一对应接触。
16.上述半导体结构的制备方法，包括：提供衬底，衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区；于衬底上形成第一初始多晶硅结构，第一初始多晶硅结构横跨至少两个有源区，第一初始多晶硅结构包括第一栅极区域及第二栅极区域，第一栅极区域及第二栅极区域均位于有源区的正上方，且第一栅极区域与第二栅极区域间隔排布；于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成第一凹槽；对第二栅极区域进行n型掺杂，以得到第一多晶硅结构；其中，第一多晶硅结构中的第一栅极区域为第一pmos管的栅极，第一多晶硅结构中的第二栅极区域为第一nmos管的栅极；于第一多晶硅结构相对两侧的有源区内形成源极及漏极。由于本技术的半导体结构的制备方法于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成的第一凹槽能够将第一栅极区域与第二栅极区域隔开以减少n型掺杂离子由第二栅极区域向第一栅极区域扩散的扩散路径，从而降低了第一pmos管的电性曲线的偏移程度，从而能够避免sram的读写速度下降。
附图说明
17.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为一实施例中提供的半导体结构的制备方法的流程示意图；图2为一实施例中提供的半导体结构的制备方法中步骤s103所得结构的俯视结构示意图；图3为一实施例中提供的半导体结构的制备方法中步骤s103所得结构在图2中a-a’方向的剖视结构示意图；图4为一实施例中提供的半导体结构的制备方法中步骤s105所得结构的俯视结构示意图；图5为一实施例中提供的半导体结构的制备方法中步骤s105所得结构在图4中b-b’方向的剖视结构示意图；图6为一实施例中提供的半导体结构的制备方法的流程示意图；图7为一实施例中提供的半导体结构的制备方法中步骤s602所得结构的俯视结构示意图；图8为一实施例中提供的半导体结构的制备方法中步骤s604所得结构的俯视结构示意图；图9为一实施例中提供的半导体结构的制备方法的流程示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤s902所得结构的俯视结构示意图；图11为一实施例中提供的半导体结构的制备方法中形成第一导电插塞、第二导电插塞、多个第三导电插塞及多个第四导电插塞后所得结构的俯视结构示意图。
19.附图标记说明：1-第一pmos管，2-第一nmos管，3-第二pmos管，4-第二nmos管，5-第一传输晶体管，6-第二传输晶体管，10-衬底，101-浅沟槽隔离结构，102-有源区，103-第一导电插塞，104-第二导电插塞，105-第三导电插塞，106-第四导电插塞，20-第一初始多晶硅结构，201-第一栅极区域，202-第二栅极区域，203-第一凹槽，30-第一多晶硅结构，40-第二初始多晶硅结构，401-第三栅极区域，402-第四栅极区域，403-第二凹槽，50-第二多晶硅结构，60-第一传输晶体管的栅极，70-第二传输晶体管的栅极。
具体实施方式
20.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
21.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
22.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
23.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
24.在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、
整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
25.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
26.请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：s101：提供衬底，衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区；s102：于衬底上形成第一初始多晶硅结构，第一初始多晶硅结构横跨至少两个有源区，第一初始多晶硅结构包括第一栅极区域及第二栅极区域，第一栅极区域及第二栅极区域均位于有源区的正上方，且第一栅极区域与第二栅极区域间隔排布；s103：于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成第一凹槽；s104：对第二栅极区域进行n型掺杂，以得到第一多晶硅结构；其中，第一多晶硅结构中的第一栅极区域为第一pmos管的栅极，第一多晶硅结构中的第二栅极区域为第一nmos管的栅极；s105：于第一多晶硅结构相对两侧的有源区内形成源极及漏极。
27.在步骤s101中，请参阅图1中的步骤s101及图2和图3，提供衬底10，衬底10内形成有浅沟槽隔离结构101，浅沟槽隔离结构101于衬底10内隔离出多个间隔排布的有源区102。
28.其中，衬底10可以包括但不仅限于硅衬底10、砷化镓衬底10、氮化镓衬底10和碳化硅衬底10中的至少一种，具体地，衬底10可以是硅衬底10、砷化镓衬底10、氮化镓衬底10和碳化硅衬底10中的任意一种，也可以是其中两种或两种以上组合而成的复合衬底10。
29.在步骤s102中，请参阅图1中的步骤s102及图2和图3，于衬底10上形成第一初始多晶硅结构20，第一初始多晶硅结构20横跨至少两个有源区102，第一初始多晶硅结构20包括第一栅极区域201及第二栅极区域202，第一栅极区域201及第二栅极区域202均位于有源区102的正上方，且第一栅极区域201与第二栅极区域202间隔排布。
30.可选的，在一个示例中，于衬底10上形成第一初始多晶硅结构20，还可以包括如下步骤：于衬底10上形成初始多晶硅层；于初始多晶硅层上形成光刻胶层，经曝光、显影后形成图形化光刻胶层，并基于图形化光刻胶层刻蚀初始多晶硅层，以形成第一初始多晶硅结构20。
31.在步骤s103中，请参阅图1中的步骤s103及图2和图3，于第一栅极区域201与第二栅极区域202之间的第一初始多晶硅结构20内形成第一凹槽203。
32.可选的，在一个示例中，上述步骤s103还可以包括如下步骤：于第一初始多晶硅结构20之上再次形成光刻胶层，并复用刻蚀浅沟槽隔离结构101以形成有源区102时的光罩进
行曝光，同时在曝光过程中改变黄光工艺条件，即可去除第一栅极区域201与第二栅极区域202之间的第一初始多晶硅结构20之上的光刻胶层，且能够保留第一初始多晶硅结构20其余位置的光刻胶层，然后经过显影、刻蚀、去光刻胶等工艺步骤后最终形成第一凹槽203。由于本示例中可以复用形成有源区102时的光罩，并只需改变黄光工艺条件即可形成第一凹槽203，从而无需额外设计新的光罩，从而能够节约成本。
33.在步骤s104中，请参阅图1中的步骤s104及图4和图5，对第二栅极区域202进行n型掺杂，以得到第一多晶硅结构30；其中，第一多晶硅结构30中的第一栅极区域201为第一pmos管1的栅极，第一多晶硅结构30中的第二栅极区域202为第一nmos管2的栅极。
34.需要说明的是，一个静态随机存取存储器（static random-access memory，sram）通常包括6个晶体管，即两个上拉（pull up，pu）晶体管，两个下拉（pull down，pd）晶体管和两个传输（pass gate，pg）晶体管。第一pmos管1通常可以作为一个sram中的一个pu晶体管，第一nmos管2通常可以作为sram中的一个pd晶体管。传统技术中，第一pmos管1和第一nmos管2通常共用一根第一多晶硅结构30作为各自的栅极，然而，第一多晶硅结构30的第二栅极区域202（即第一nmos管2的栅极）需要进行n型掺杂，而第一栅极区域201（即第一pmos管1的栅极）则不需要进行额外的掺杂，则由于浓度差的原因，第二栅极区域202中的n型掺杂离子会向第一栅极区域201扩散，从而第一pmos管1的电性曲线会产生偏移（shift），从而导致sram存在读写速度下降的问题。由于本技术的第一栅极区域201与第二栅极区域202之间的第一初始多晶硅结构20内形成的第一凹槽203能够将第一栅极区域201与第二栅极区域202隔开以减少n型掺杂离子由第二栅极区域202向第一栅极区域201扩散的扩散路径，从而降低了第一pmos管1的电性曲线的偏移程度，从而能够避免sram的读写速度下降。
35.可选的，可以采用离子植入（ion implantation，imp）工艺对第二栅极区域202进行n型掺杂。当然，也可以采用其他合适的掺杂工艺对第二栅极区域202进行n型掺杂，本实施例在此不作限制。
36.在一个示例中，第一凹槽203的宽度与第一多晶硅结构30的宽度相同。
37.其中，如图5所示，第一凹槽203的宽度是指第一凹槽203沿多晶硅结构的宽度方向的尺寸。
38.在步骤s105中，请参阅图1中的步骤s105及图4，于第一多晶硅结构30相对两侧的有源区102内形成源极（未示出）及漏极（未示出）。
39.其中，如图4所示，由于第一多晶硅结构30的第一栅极区域201为第一pmos管1的栅极，第一pmos管1的栅极与图4中第一栅极区域201的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第一pmos管1。同样的，由于第一多晶硅结构30的第二栅极区域202为第一nmos管2的栅极，第一nmos管2的栅极与图4中第二栅极区域202的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第一nmos管2。
40.本实施例中的半导体结构的制备方法，包括：提供衬底，衬底内形成有浅沟槽隔离结构，浅沟槽隔离结构于衬底内隔离出多个间隔排布的有源区；于衬底上形成第一初始多晶硅结构，第一初始多晶硅结构横跨至少两个有源区，第一初始多晶硅结构包括第一栅极区域及第二栅极区域，第一栅极区域及第二栅极区域均位于有源区的正上方，且第一栅极区域与第二栅极区域间隔排布；于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成第一凹槽；对第二栅极区域进行n型掺杂，以得到第一多晶硅结构；其中，第一多晶
硅结构中的第一栅极区域为第一pmos管的栅极，第一多晶硅结构中的第二栅极区域为第一nmos管的栅极；于第一多晶硅结构相对两侧的有源区内形成源极及漏极。由于本技术的半导体结构的制备方法于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成的第一凹槽能够将第一栅极区域与第二栅极区域隔开以减少n型掺杂离子由第二栅极区域向第一栅极区域扩散的扩散路径，从而降低了第一pmos管的电性曲线的偏移程度，从而能够避免sram的读写速度下降。
41.另外，如图4和图5所示，第一凹槽203位于第一栅极区域201与第二栅极区域202之间的浅沟槽隔离结构101的上方，由于此处位置的第一多晶硅结构30仅作为电阻使用，且后续会通过自对准硅化物阻挡层（self-aligned block，sab）生成硅化物，因此第一凹槽203对此位置作为电阻的第一多晶硅结构30的阻值影响不大，从而并不会影响到sram的正常工作，也不会降低sram的读写速度。
42.请参阅图6，在一个实施例中，本发明的半导体结构的制备方法还可以包括如下步骤：s601：于衬底上形成第一初始多晶硅结构的同时，还于衬底上形成第二初始多晶硅结构，第二初始多晶硅结构横跨至少两个有源区，第二初始多晶硅结构包括第三栅极区域及第四栅极区域，第三栅极区域及第四栅极区域均位于有源区的正上方，且第三栅极区域与第四栅极区域间隔排布；s602：于第一栅极区域与第二栅极区域之间的第一初始多晶硅结构内形成第一凹槽的同时，还于第三栅极区域与第四栅极区域之间的第二初始多晶硅结构内形成第二凹槽；s603：对第二栅极区域进行n型掺杂，以得到第一多晶硅结构的同时，还对第四栅极区域进行n型掺杂，以形成第二多晶硅结构；其中，第二多晶硅结构中的第三栅极区域为第二pmos管的栅极，第二多晶硅结构中的第四栅极区域为第二nmos管的栅极；s604：于第一多晶硅结构相对两侧的有源区内形成源极及漏极的同时，还于第二多晶硅结构相对两侧的有源区内形成源极及漏极。
43.在步骤s601中，请参阅图6中的步骤s601及图7，于衬底10上形成第一初始多晶硅结构20的同时，还于衬底10上形成第二初始多晶硅结构40，第二初始多晶硅结构40横跨至少两个有源区102，第二初始多晶硅结构40包括第三栅极区域401及第四栅极区域402，第三栅极区域401及第四栅极区域402均位于有源区102的正上方，且第三栅极区域401与第四栅极区域402间隔排布。
44.可以理解的是，由于一个 sram中包括有两个pu晶体管以及两个pd晶体管，因此本技术中于衬底10上形成第一初始多晶硅结构20的同时，还于衬底10上对称形成第二初始多晶硅结构40。其中，本实施例中的第二初始多晶硅结构40的形成步骤可以与上述实施例中的第一初始多晶硅结构20类似，本实施例在此不做赘述。
45.在步骤s602中，请参阅图6中的步骤s602及图7，于第一栅极区域201与第二栅极区域202之间的第一初始多晶硅结构20内形成第一凹槽203的同时，还于第三栅极区域401与第四栅极区域402之间的第二初始多晶硅结构40内形成第二凹槽403。
46.其中，本实施例中的第二凹槽403的形成步骤以及有益效果可以与上述实施例中的第一凹槽203类似，本实施例在此不做赘述。
47.在步骤s603中，请参阅图6中的步骤s603及图8，对第二栅极区域202进行n型掺杂，以得到第一多晶硅结构30的同时，还对第四栅极区域402进行n型掺杂，以形成第二多晶硅结构50；其中，第二多晶硅结构50中的第三栅极区域401为第二pmos管3的栅极，第二多晶硅结构50中的第四栅极区域402为第二nmos管4的栅极。
48.可选的，可以采用imp工艺对第四栅极区域402进行n型掺杂。当然，也可以采用其他合适的掺杂工艺对第四栅极区域402进行n型掺杂，本实施例在此不作限制。
49.需要说明的是，第二pmos管3通常可以作为一个sram中的另一个pu晶体管，第二nmos管4通常可以作为一个sram中的另一个pd晶体管。
50.在步骤s604中，请参阅图6中的步骤s604及图8，于第一多晶硅结构30相对两侧的有源区102内形成源极及漏极的同时，还于第二多晶硅结构50相对两侧的有源区102内形成源极及漏极。
51.其中，如图8所示，由于第二多晶硅结构50的第三栅极区域401为第二pmos管3的栅极，第二pmos管3的栅极与图8中第三栅极区域401的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第二pmos管3。同样的，由于第二多晶硅结构50的第四栅极区域402为第二nmos管4的栅极，第二nmos管4的栅极与图8中第四栅极区域402的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第二nmos管4。
52.请参阅图9，在一个实施例中，本发明的半导体结构的制备方法还可以包括如下步骤：s901：于衬底上形成第一初始多晶硅结构的同时，还于衬底上形成第一传输晶体管的栅极及第二传输晶体管的栅极；第一传输晶体管的栅极横跨第一nmos管所在的有源区；第二传输晶体管的栅极横跨第二nmos管所在的有源区；s902：于第一多晶硅结构相对两侧的有源区内形成源极及漏极的同时，还于第一传输晶体管相对两侧的有源区内及第二传输晶体管相对两侧的有源区内形成源极及漏极；第一传输晶体管与第一nmos管共漏极，第二传输晶体管与第二nmos管共漏极。
53.在步骤s901中，请参阅图9中的步骤s901及图10，于衬底10上形成第一初始多晶硅结构20的同时，还于衬底10上形成第一传输晶体管的栅极60及第二传输晶体管的栅极70；第一传输晶体管的栅极60横跨第一nmos管2所在的有源区102；第二传输晶体管的栅极70横跨第二nmos管4所在的有源区102。
54.可选的，可以采用imp工艺对第一传输晶体管的栅极60及第二传输晶体管的栅极70进行n型掺杂。当然，也可以采用其他合适的掺杂工艺对第一传输晶体管的栅极60及第二传输晶体管的栅极70进行n型掺杂，本实施例在此不作限制。
55.需要说明的是，第一传输晶体管5通常可以作为一个sram中的pg晶体管，第二传输晶体管6通常可以作为一个sram中的另一个pg晶体管。
56.在步骤s902中，请参阅图9中的步骤s902及图10，于第一多晶硅结构30相对两侧的有源区102内形成源极及漏极的同时，还于第一传输晶体管5相对两侧的有源区102内及第二传输晶体管6相对两侧的有源区102内形成源极及漏极；第一传输晶体管5与第一nmos管2共漏极，第二传输晶体管6与第二nmos管4共漏极。
57.其中，如图10所示，第一传输晶体管的栅极60以及第一传输晶体管的栅极60两侧的源极和漏极构成一个完整的晶体管，即第一传输晶体管5；第二传输晶体管的栅极70以及
第二传输晶体管的栅极70两侧的源极和漏极构成二个完整的晶体管，即第二传输晶体管6。
58.图10中的半导体结构包括的六个晶体管即可以组成一个完整的sram。其中，如图10所示，为了节省版图设计面积，第一传输晶体管5可以与第一nmos管2共漏极，第二传输晶体管6可以与第二nmos管4共漏极。
59.请参阅图11，在一个实施例中，形成源极及漏极之后，还可以包括如下步骤：形成第一导电插塞103、第二导电插塞104、多个第三导电插塞105及多个第四导电插塞106；其中，第一导电插塞103与第一多晶硅结构30及第二pmos管3的漏极相接触，以将第一多晶硅结构30与第二pmos管3的漏极相连接；第二导电插塞104与第二多晶硅结构50及第一pmos管1的漏极相接触，以将第二多晶硅结构50与第一pmos管1的漏极相连接；多个第三导电插塞105分别与第一pmos管1的源极、第二pmos管3的源极、第一nmos管2的源极、第一nmos管2的漏极、第二nmos管4的源极、第二nmos管4的漏极、第一传输晶体管5的源极、第一传输晶体管5的漏极、第二传输晶体管6的源极及第二传输晶体管6的漏极一一对应接触；多个第四导电插塞106与第一传输晶体管的栅极60及第二传输晶体管的栅极70一一对应接触。
60.其中，如图11所示，为了节省版图设计面积，第二pmos管3的漏极、第一pmos管1的栅极以及第一nmos管2的栅极可以通过第一导电插塞103作为共享导电插塞而连出。同样的，第一pmos管1的漏极、第二pmos管3的栅极以及第二nmos管4的栅极可以通过第二导电插塞104作为共享导电插塞而连出。
61.请继续参阅图4和图5，本发明还提供了一种半导体结构，包括：第一pmos管1；第一nmos管2，第一nmos管2的栅极与第一pmos管1的栅极共用同一第一多晶硅结构30；第一多晶硅结构30包括第一栅极区域201及第二栅极区域202，第一栅极区域201与第二栅极区域202间隔排布；第一栅极区域201为第一pmos管1的栅极，第二栅极区域202为第一nmos管2的栅极，第二栅极区域202为n型掺杂区域；第一栅极区域201与第二栅极区域202之间的第一多晶硅结构30内具有第一凹槽203。
62.需要说明的是，一个静态随机存取存储器（static random-access memory，sram）通常包括6个晶体管，即两个上拉（pull up，pu）晶体管，两个下拉（pull down，pd）晶体管和两个传输（pass gate，pg）晶体管。第一pmos管1通常可以作为一个sram中的一个pu晶体管，第一nmos管2通常可以作为sram中的一个pd晶体管。传统技术中，第一pmos管1和第一nmos管2通常共用一根第一多晶硅结构30作为各自的栅极，然而，第一多晶硅结构30的第二栅极区域202（即第一nmos管2的栅极）需要进行n型掺杂，而第一栅极区域201（即第一pmos管1的栅极）则不需要进行额外的掺杂，则由于浓度差的原因，第二栅极区域202中的n型掺杂离子会向第一栅极区域201扩散，从而第一pmos管1的电性曲线会产生偏移（shift），从而导致sram存在读写速度下降的问题。由于本技术的第一栅极区域201与第二栅极区域202之间的第一初始多晶硅结构20内形成的第一凹槽203能够将第一栅极区域201与第二栅极区域202隔开以减少n型掺杂离子由第二栅极区域202向第一栅极区域201扩散的扩散路径，从而降低了第一pmos管1的电性曲线的偏移程度，从而能够避免sram的读写速度下降。
63.本实施例的半导体结构，包括：第一pmos管1；第一nmos管2，第一nmos管2的栅极与第一pmos管1的栅极共用同一第一多晶硅结构30；第一多晶硅结构30包括第一栅极区域201及第二栅极区域202，第一栅极区域201与第二栅极区域202间隔排布；第一栅极区域201为第一pmos管1的栅极，第二栅极区域202为第一nmos管2的栅极，第二栅极区域202为n型掺杂
区域；第一栅极区域201与第二栅极区域202之间的第一多晶硅结构30内具有第一凹槽203。本技术的半导体结构由于第一多晶硅结构30内具有的第一凹槽203将第一栅极区域201与第二栅极区域202隔开，减少了n型掺杂离子由第二栅极区域202向第一栅极区域201扩散的扩散路径，从而降低了第一pmos管1的电性曲线的偏移程度，从而能够避免sram的读写速度下降。
64.另外，如图4和图5所示，第一凹槽203位于第一栅极区域201与第二栅极区域202之间的浅沟槽隔离结构101的上方，由于此处位置的第一多晶硅结构30仅作为电阻使用，且后续会通过自对准硅化物阻挡层（self-aligned block，sab）生成硅化物，因此第一凹槽203对此位置作为电阻的第一多晶硅结构30的阻值影响不大，从而并不会影响到sram的正常工作，也不会降低sram的读写速度。
65.请继续参阅图4，在一个实施例中，第一凹槽203的宽度与第一多晶硅结构30的宽度相同。
66.其中，如图4所示，第一凹槽203的宽度是指第一凹槽203沿第一多晶硅结构30的宽度方向的尺寸。
67.请继续参阅图4和图5，在一个实施例中，半导体结构还包括衬底10，衬底10内具有浅沟槽隔离结构101，浅沟槽隔离结构101于衬底10内隔离出多个间隔排布的有源区102，有源区102沿第一方向延伸。
68.其中，衬底10可以包括但不仅限于硅衬底10、砷化镓衬底10、氮化镓衬底10和碳化硅衬底10中的至少一种，具体地，衬底10可以是硅衬底10、砷化镓衬底10、氮化镓衬底10和碳化硅衬底10中的任意一种，也可以是其中两种或两种以上组合而成的复合衬底10。
69.其中，第一方向可以为图4中的竖直方向，也就是说，如图4所示，有源区102可以沿着图4中的竖直方向向上或者向下延伸。当然，图4只是为了方便对本实施例进行说明，在其他可实现的实施例中，第一方向也可以是水平方向，或者其他方向，本实施例在此不做限制。
70.第一多晶硅结构30沿第二方向延伸，第二方向与第一方向相交；第一多晶硅结构30横跨至少两个有源区102。
71.其中，第二方向可以为图4中的水平方向，也就是说，如图4所示第一多晶硅结构30可以沿着图4中的水平方向向左或者向右延伸。当然，图4只是为了方便对本实施例进行说明，在其他可实现的实施例中，第二方向也可以是竖直方向，或者其他方向，本实施例在此不做限制。
72.可选的，第一方向与第二方向相互垂直。
73.第一pmos管1还包括源极及漏极，第一pmos管1的源极及第一pmos管1的漏极位于同一有源区102内，且位于第一栅极区域201相对的两侧；第一nmos管2还包括源极及漏极，第一nmos管2的源极及第一nmos管2的漏极位于同一有源区102内，且位于第二栅极区域202相对的两侧。
74.其中，如图4所示，由于第一多晶硅结构30的第一栅极区域201为第一pmos管1的栅极，第一pmos管1的栅极与图4中第一栅极区域201的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第一pmos管1。同样的，由于第一多晶硅结构30的第二栅极区域202为第一nmos管2的栅极，第一nmos管2的栅极与图4中第二栅极区域202的两侧形成的源极和漏
极即可构成一个完整的晶体管结构，即第一nmos管2。
75.请继续参阅图8，在一个实施例中，半导体结构还包括：第二pmos管3，包括栅极、源极及漏极；第二nmos管4，包括栅极、源极及漏极；第二nmos管4的栅极与第二pmos管3的栅极共用同一第二多晶硅结构50；第二多晶硅结构50包括第三栅极区域401及第四栅极区域402；第三栅极区域401与第四栅极区域402间隔排布；第三栅极区域401为第二pmos管3的栅极，第四栅极区域402为第二nmos管4的栅极，第四栅极区域402为n型掺杂区域；第三栅极区域401与第四栅极区域402之间的第二多晶硅结构50内具有第二凹槽403。
76.其中，本实施例中的第二凹槽403的形成步骤以及有益效果可以与上述实施例中的第一凹槽203类似，本实施例在此不做赘述。
77.需要说明的是，第二pmos管3通常可以作为一个sram中的另一个pu晶体管，第二nmos管4通常可以作为一个sram中的另一个pd晶体管。
78.第二pmos管3的源极及第二pmos管3的漏极位于同一有源区102内，且位于第三栅极区域401相对的两侧；第二nmos管4的源极及第二nmos管4的漏极位于同一有源区102内，且位于第四栅极区域402相对的两侧。
79.其中，如图8所示，由于第二多晶硅结构50的第三栅极区域401为第二pmos管3的栅极，第二pmos管3的栅极与图8中第三栅极区域401的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第二pmos管3。同样的，由于第二多晶硅结构50的第四栅极区域402为第二nmos管4的栅极，第二nmos管4的栅极与图8中第四栅极区域402的两侧形成的源极和漏极即可构成一个完整的晶体管结构，即第二nmos管4。
80.请继续参阅图10，在一个实施例中，半导体结构还包括：第一传输晶体管5，包括栅极、源极及漏极；第一传输晶体管的栅极60横跨第一nmos管2所在的有源区102，第一传输晶体管5的源极及第一传输晶体管5的漏极位于第一nmos管2所在的有源区102内，且第一传输晶体管5与第一nmos管2共漏极，第一传输晶体管5的源极位于第一传输晶体管的栅极60远离第一传输晶体管5的漏极的一侧；第二传输晶体管6，包括栅极、源极及漏极；第二传输晶体管的栅极70横跨第二nmos管4所在的有源区102，第二传输晶体管6的源极及第二传输晶体管6的漏极位于第二nmos管4所在的有源区102内，且第二传输晶体管6与第二nmos管4共漏极，第二传输晶体管6的源极位于第二传输晶体管的栅极70远离第二传输晶体管6的漏极的一侧。
81.需要说明的是，第一传输晶体管5通常可以作为一个sram中的pg晶体管，第二传输晶体管6通常可以作为一个sram中的另一个pg晶体管。
82.其中，如图10所示，第一传输晶体管的栅极60以及第一传输晶体管的栅极60两侧的源极和漏极构成一个完整的晶体管，即第一传输晶体管5；第二传输晶体管的栅极70以及第二传输晶体管的栅极70两侧的源极和漏极构成二个完整的晶体管，即第二传输晶体管6。
83.图10中的半导体结构包括的六个晶体管即可以组成一个完整的sram。其中，如图10所示，为了节省版图设计面积，第一传输晶体管5可以与第一nmos管2共漏极，第二传输晶体管6可以与第二nmos管4共漏极。
84.请继续参阅图11，在一个实施例中，半导体结构还包括：第一导电插塞103、第二导电插塞104、多个第三导电插塞105以及多个第四导电插塞106；第一导电插塞103与第一多
晶硅结构30及第二pmos管3的漏极相接触，以将第一多晶硅结构30与第二pmos管3的漏极相连接；第二导电插塞104与第二多晶硅结构50及第一pmos管1的漏极相接触，以将第二多晶硅结构50与第一pmos管1的漏极相连接；多个第三导电插塞105分别与第一pmos管1的源极、第二pmos管3的源极、第一nmos管2的源极、第一nmos管2的漏极、第二nmos管4的源极、第二nmos管4的漏极、第一传输晶体管5的源极、第一传输晶体管5的漏极、第二传输晶体管6的源极及第二传输晶体管6的漏极一一对应接触；多个第四导电插塞106与第一传输晶体管的栅极60及第二传输晶体管的栅极70一一对应接触。
85.其中，如图11所示，为了节省版图设计面积，第二pmos管3的漏极、第一pmos管1的栅极以及第一nmos管2的栅极可以通过第一导电插塞103作为共享导电插塞而连出。同样的，第一pmos管1的漏极、第二pmos管3的栅极以及第二nmos管4的栅极可以通过第二导电插塞104作为共享导电插塞而连出。
86.各导电插塞可以为在互连孔内填充导电材料而形成的；导电材料可以包括铜、钨、锡、金等等，本实施例在此不作限制。
87.在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
88.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
89.以上实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。