BTO结构的形成方法及半导体器件与流程

bto结构的形成方法及半导体器件
技术领域
1.本发明涉及半导体制造技术领域，特别涉及一种bto结构的形成方法及半导体器件。


背景技术：

2.沟槽型绝缘栅金属氧化半导体场效应晶体管(mosfet，metal oxide semiconductorfield effect transister)因为其垂直导电特点，使其元胞尺寸可以做得更小，具有功率密度高，导通电阻小等优点，作为功率开关被广泛应用在各种功率转化和功率保护电路。
3.绝缘栅型场效应晶体管(mosfet)的性能依赖于栅氧化层的厚度。栅氧化层厚度的降低，增强了mos晶体管的电流驱动能力，提高了速度和功率特性。因此在工艺缩减中降低栅氧化层厚度可以有效地提高mos晶体管性能，然而随着制成的不断微缩，各种二级效应越来越明显使栅控能力下降。为了提高栅控能力就得使栅电容提高，我们知道栅电容与厚度成反比，所以栅氧化层的物理厚度就要很薄。但是物理厚度一直减薄下去到了极限就会发生量子隧穿效应，栅极漏电增加，加重电流遂穿效应并降低氧化层可靠性。
4.因此，为了栅的高控制性，一般要求较薄的栅氧化层，但是为了高的栅可靠性，以及小的米勒电容，又需要厚的栅氧化层。为了在这一矛盾中折衷，我们一般选择沟槽底部厚栅氧(bto，bottom thick oxide)工艺，使得在沟道区氧化层较薄，保证高的栅控制力，而在容易出现可靠性问题的底部及底部corner采用厚的栅氧来保证器件的高可靠性。
5.vs-bto通过vertical sin shield简单稳定地实现bto结构的制作，拥有良好的应用前景。但是，对于小步进(pitch)的结构，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较小，可以使用的氧化层(ox)厚度总体较小，而氮化硅层(sin)的化学机械研磨(cmp，chemical mechanical polishing)平坦化对于氧化层ox的选择比不高，会造成该步工艺困难，其氮化硅薄膜沉积扫描图如图1a-1c所示。即，当步进(pitch)较大时，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较大，氧化层ox相对于氮化硅sin较厚，sin的化学机械研磨cmp易于停止在氧化层ox内。当步进(pitch)较小时，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较小，氧化层ox相对于氮化硅层sin较薄，sin的化学机械研磨cmp不容易停止在氧化层ox内，造成工艺困难，限制了该工艺的应用。


技术实现要素：

6.本发明的目的在于提供一种bto结构的形成方法，以解决当前沟槽栅mos器件步进(pitch)不断缩小，沟槽开口不断缩小的情况下，沟槽底部厚栅氧bto工艺中厚氧化层ox相对于氮化硅掩膜层sin较薄，氮化硅掩膜层的化学机械研磨cmp不容易停止在氧化层ox内，造成工艺困难，限制了该工艺的应用的问题。
7.为解决上述技术问题，本发明提供一种bto结构的形成方法，包括：
8.提供一半导体衬底，所述半导体衬底上表面为第一主面，下表面为第二主面，对所述第一主面上沉积硬掩模层，并用干法刻蚀将硬掩模层开口；
9.在所述硬掩膜层开口位置进行刻蚀，以形成沟槽；
10.在所述硬掩膜层的表面及沟槽内壁沉积形成厚氧化层；
11.在所述厚氧化层的表面沉积氮化硅掩膜层；
12.采用化学机械研磨工艺去除所述硬掩模层表面及厚氧化层复合膜层表面的厚氧化层和氮化硅掩膜层；
13.采用湿法刻蚀工艺去除所述沟槽外的半导体衬底表面的硬掩膜层及沟槽内壁上一定高度的厚氧化层；
14.刻蚀去除所述沟槽内的氮化硅掩膜层；
15.在所述保留一定高度的厚氧化层的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成mosfet器件。
16.进一步的，所述厚氧化层的特征尺寸大于所述氮化硅掩膜层的特征尺寸。
17.进一步的，所述保留在沟槽内壁上的厚氧化层的厚度与所述栅氧化层的厚度之比为1.5～10。
18.进一步的，所述氮化硅掩膜层的厚度范围为
19.进一步的，在所述沟槽内壁及除沟槽外的半导体衬底表面上形成厚氧化层，具体包括：
20.采用热氧工艺在沟槽内壁及除沟槽外的半导体衬底表面上生长厚氧化层；
21.或者，采用热氧 淀积氧化层的复合氧，形成厚氧化层。
22.进一步的，所述湿法刻蚀去除沟槽内壁以及除沟槽外的半导体衬底表面上的厚氧化层的湿法刻蚀液为氢氟酸或者热磷酸。
23.进一步的，对所述硬掩膜层进行深沟槽的各向异性干法刻蚀。
24.进一步的，所述氮化硅掩膜层采用化学气相沉积法生长。
25.进一步的，所述的硬掩膜层可以为底层二氧化硅、中间氮化硅和顶层二氧化硅组成的ono堆叠结构。
26.进一步的，所述一种半导体器件采用如上述中任一项所述的bto结构的形成方法制备而成。
27.与现有技术相比，本发明技术方案至少具有以下有益效果之一：
28.在本发明提出了一种bto结构的形成方法中，首先，在半导体衬底上表面沉积硬掩模层，并用干法刻蚀将硬掩模层开口；并在所述硬掩膜层开口位置进行刻蚀，以形成沟槽；接着，在所述硬掩膜层的表面及沟槽内壁沉积形成厚氧化层；并在所述厚氧化层的表面沉积覆盖氮化硅掩膜层；采用化学机械研磨工艺去除所述硬掩模层表面及厚氧化层复合膜层表面的厚氧化层和氮化硅掩膜层；采用湿法刻蚀工艺去除所述沟槽外的半导体衬底表面的硬掩膜层及沟槽内壁上一定高度的厚氧化层；最后，刻蚀去除所述沟槽内的氮化硅掩膜层；在所述保留一定高度的厚氧化层的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成mosfet器件。本发明通过保留不去除刻蚀后沟槽表面的硬掩膜层以作为后续氮化硅掩膜层经化学机械研磨cmp时的停止层，并保证所述氧化层的特征尺寸大于所述覆盖的氮化硅掩膜层的特征尺寸，在沟槽开口不断缩小的情况下，使氮化硅掩膜层经化学机
械研磨cmp平坦化过程中容易停止在氧化层ox内，防止对氮化硅掩膜层表面的损伤，降低工艺难度，突破应用瓶颈。
附图说明
29.图1为本发明一实施例中的vs-bto工艺过程中氮化硅薄膜沉积及刻蚀时的扫描图。
30.图2为本发明一实施例中的bto工艺形成方法的流程示意图；
31.图3a-3f为本发明一实施例中的bto工艺形成方法在其制备过程中的结构示意图。
32.其中，附图3标记如下：
33.100-半导体衬底；
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110-硬掩膜层；
34.120-沟槽；
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130-厚氧化层；
35.140-氮化硅掩膜层。
具体实施方式
36.承如背景技术所述，沟槽型绝缘栅金属氧化半导体场效应晶体管(mosfet，metal oxide semiconductor field effect transister)因为其垂直导电特点，使其元胞尺寸可以做得更小，具有功率密度高，导通电阻小等优点，作为功率开关被广泛应用在各种功率转化和功率保护电路。
37.绝缘栅型场效应晶体管(mosfet)的性能依赖于栅氧化层的厚度。栅氧化层厚度的降低，增强了mos晶体管的电流驱动能力，提高了速度和功率特性。因此在工艺缩减中降低栅氧化层厚度可以有效地提高mos晶体管性能，然而随着制成的不断微缩，各种二级效应越来越明显使栅控能力下降。为了提高栅控能力就得使栅电容提高，我们知道栅电容与厚度成反比，所以栅氧化层的物理厚度就要很薄。但是物理厚度一直减薄下去到了极限就会发生量子隧穿效应，栅极漏电增加，加重电流遂穿效应并降低氧化层可靠性。
38.因此，为了栅的高控制性，一般要求较薄的栅氧化层，但是为了高的栅可靠性，以及小的米勒电容，又需要厚的栅氧化层。为了在这一矛盾中折衷，我们一般选择沟槽底部厚栅氧(bto，bottomthick oxide)工艺，使得在沟道区氧化层较薄，保证高的栅控制力，而在容易出现可靠性问题的底部及底部corner采用厚的栅氧来保证器件的高可靠性。
39.vs-bto通过vertical sin shield简单稳定地实现bto结构的制作，拥有良好的应用前景。但是，对于小步进(pitch)的结构，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较小，可以使用的氧化层(ox)厚度总体较小，而氮化硅层(sin)的化学机械研磨(cmp，chemical mechanical polishing)平坦化对于氧化层ox的选择比不高，会造成该步工艺困难，其氮化硅薄膜沉积扫描图如图1a-1c所示。即，当步进(pitch)较大时，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较大，氧化层ox相对于氮化硅sin较厚，sin的化学机械研磨cmp易于停止在氧化层ox内。当步进(pitch)较小时，沟槽栅(gth，gate trench)本身的特征尺寸(cd，critical dimension)较小，氧化层ox相对于氮化硅层sin较薄，sin的化学机械研磨cmp不容易停止在氧化层ox内，造成工艺困难，限制了该工艺的应用。
40.为此，本发明的目的在于提供一种bto结构的形成方法，以解决当前沟槽栅mos器
件步进(pitch)不断缩小，沟槽开口不断缩小的情况下，沟槽底部厚栅氧bto工艺中厚氧化层ox相对于氮化硅掩膜层sin较薄，氮化硅掩膜层的化学机械研磨cmp不容易停止在氧化层ox内，造成工艺困难，限制了该工艺的应用的问题。
41.例如参考图2所示，所述一种bto结构的形成方法中，包括如下步骤：
42.步骤s100，提供一半导体衬底，所述半导体衬底上表面为第一主面，下表面为第二主面，对所述第一主面上沉积硬掩模层，并用干法刻蚀将硬掩模层开口；
43.步骤s200，在所述硬掩膜层开口位置进行刻蚀，以形成沟槽；
44.步骤s300，在所述硬掩膜层的表面及沟槽内壁沉积形成厚氧化层；
45.步骤s400，在所述厚氧化层的表面沉积氮化硅掩膜层；
46.步骤s500，采用化学机械研磨工艺去除所述硬掩模层表面及厚氧化层复合膜层表面的厚氧化层和氮化硅掩膜层；
47.步骤s600，采用湿法刻蚀工艺去除所述沟槽外的半导体衬底表面的硬掩膜层及沟槽内壁上一定高度的厚氧化层；
48.步骤s700，刻蚀去除所述沟槽内的氮化硅掩膜层；
49.步骤s800，在所述保留一定高度的厚氧化层的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成mosfet器件。
50.即，在本发明提出了一种bto结构的形成方法中，首先，在半导体衬底上表面沉积硬掩模层，并用干法刻蚀将硬掩模层开口；并在所述硬掩膜层开口位置进行刻蚀，以形成沟槽；接着，在所述硬掩膜层的表面及沟槽内壁沉积形成厚氧化层；并在所述厚氧化层的表面沉积覆盖氮化硅掩膜层；采用化学机械研磨工艺去除所述硬掩模层表面及厚氧化层复合膜层表面的厚氧化层和氮化硅掩膜层；采用湿法刻蚀工艺去除所述沟槽外的半导体衬底表面的硬掩膜层及沟槽内壁上一定高度的厚氧化层；最后，刻蚀去除所述沟槽内的氮化硅掩膜层；在所述保留一定高度的厚氧化层的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成mosfet器件。本发明通过保留不去除刻蚀后沟槽表面的硬掩膜层以作为后续氮化硅掩膜层经化学机械研磨cmp时的停止层，并保证所述氧化层的特征尺寸大于所述覆盖的氮化硅掩膜层的特征尺寸，在沟槽开口不断缩小的情况下，使氮化硅掩膜层经化学机械研磨cmp平坦化过程中容易停止在氧化层ox内，防止对氮化硅掩膜层表面的损伤，降低工艺难度，突破应用瓶颈。
51.以下结合附图和具体实施例对本发明提出的一种bto结构的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
52.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
53.下面首先对本发明提供的bto结构的形成方法进行详细的描述。具体可以参考图3a-3f所示，图3a-3f为本发明一实施例中的bto结构的形成方法在其制备过程中的结构示意图；其中，所述bto结构的形成方法可以包括如下步骤：
54.在步骤s100中，具体参考图3a，提供一半导体衬底100，所述半导体衬底用于为后续工艺生成bto结构的沟槽栅mosfet器件提供操作的平台。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以是以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体；所述半导体衬底还可以是氧化铝等的陶瓷基底、石英或玻璃基底等其他半导体材料。示例性的，本发明实施例中，所述半导体衬底100为硅衬底。所述半导体衬底100的上表面为第一主面，下表面为第二主面，对所述半导体衬底100的第一主面上沉积硬掩膜层110。
55.在步骤s200中，具体参考图3b，用干法刻蚀将所述硬掩膜层110开口，并通过光刻和刻蚀工艺形成沟槽120。
56.在步骤s300中，具体参考图3c，在所述形成的沟槽120的内壁及除沟槽120外的硬掩膜层110表面上形成厚氧化层。示例性的，在本实施例中，采用热氧工艺在沟槽120的内壁及除沟槽120外的硬掩膜层110表面上生长厚氧化层130，也可以采用热氧 淀积氧化层的复合氧，形成厚氧化层130；之后，在所述厚氧化层130的表面上沉积覆盖一层氮化硅掩膜层140。
57.在步骤s400中，具体参考图3d，采用化学机械研磨cmp工艺去除所述硬掩模层110表面及厚氧化层复合膜层表面的厚氧化层130和氮化硅掩膜层140。示例性的，在本实施例中，采用化学机械研磨cmp工艺去除所述氮化硅掩膜层，停留在所述硬掩模层110表面及厚氧化层复合膜层表面的厚氧化层130和氮化硅掩膜层140复合膜层内。在本实施例中，未去除的硬掩模层110作为所述氮化硅掩膜层140经化学机械研磨cmp工艺去除时的停止层，以保证所述氮化硅掩膜层140经化学机械研磨cmp工艺去除时可以安全停止在所述厚氧化层130内，以防止对所述氮化硅掩膜层140的损伤。
58.在步骤s500中，具体参考图3e，采用湿法刻蚀工艺去除所述沟槽120外的半导体衬底表面的硬掩膜层110及沟槽内壁上一定高度的厚氧化层130，以使刻蚀去除之后，所保留在所述沟槽120内壁(底部)上的厚氧化层130的厚度与后续形成的所述栅氧化层(未图示)的厚度之比为1.5～10。具体，该比值具体可以为1.5、2、2.5、3、4、5、6、7、8、9和10。示例性的，在本实施例中，利用氢氟酸或者热磷酸等湿法刻蚀液去除所述除沟槽120外的半导体衬底100表面上与沟槽内壁上目标高度所对应的厚氧化层130。本实施例中，因为湿法刻蚀的各向同性，沟槽内壁的厚氧化层则沿着沟槽深度方向被刻蚀，而且沟槽内壁厚氧可以通过控制湿法刻蚀时药液的浓度和刻蚀时间来控制内壁厚氧纵向刻蚀量，从而保留沟槽底部厚氧不被刻蚀。
59.在步骤s600中，具体参考图3f，刻蚀去除所述沟槽内的氮化硅掩膜层140；并在所述保留一定高度的厚氧化层130的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成沟槽栅mosfet器件。示例性的，在本实施例中，将所述沟槽内氮化硅掩膜层140进行刻蚀，并在此基础上，采用热氧工艺生长栅氧化层，在栅氧化层形成过程中，沟槽底部的厚氧化层保持不变，最后完成栅氧化层等后续结构与mosfet器件的制备。
60.综上所述，在本发明提出了一种bto结构的形成方法中，首先，在半导体衬底上表面沉积硬掩模层，并用干法刻蚀将硬掩模层开口；并在所述硬掩膜层开口位置进行刻蚀，以形成沟槽；接着，在所述硬掩膜层的表面及沟槽内壁沉积形成厚氧化层；并在所述厚氧化层的表面沉积覆盖氮化硅掩膜层；采用化学机械研磨工艺去除所述硬掩模层表面及厚氧化层复合膜层表面的厚氧化层和氮化硅掩膜层；采用湿法刻蚀工艺去除所述沟槽外的半导体衬底表面的硬掩膜层及沟槽内壁上一定高度的厚氧化层；最后，刻蚀去除所述沟槽内的氮化硅掩膜层；在所述保留一定高度的厚氧化层的沟槽内壁及除沟槽外的半导体衬底表面上成长出栅氧化层，以形成mosfet器件。本发明通过保留不去除刻蚀后沟槽表面的硬掩膜层以作为后续氮化硅掩膜层经化学机械研磨cmp时的停止层，并保证所述氧化层的特征尺寸大于所述覆盖的氮化硅掩膜层的特征尺寸，在沟槽开口不断缩小的情况下，使氮化硅掩膜层经化学机械研磨cmp平坦化过程中容易停止在氧化层ox内，防止对氮化硅掩膜层表面的损伤，降低工艺难度，突破应用瓶颈。
61.需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
62.还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
63.此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。