一种GOA电路、GOA单元及驱动方法、阵列基板

sclk2(n)，漏极电性连接于第九薄膜晶体管t9的漏极；
15.所述第九薄膜晶体管t9栅极电性连接于第二节点qb，源极接入恒压低电平信号vgl， 漏极电性连接于第八薄膜晶体管t8的漏极；
16.所述第十薄膜晶体管t10栅极电性连接于第一节点q，源极接入第二时钟控制信号 sclk2(n)，漏极电性连接于第十一薄膜晶体管t11的漏极；
17.所述第十一薄膜晶体管t11栅极电性连接于第二节点qb，源极接入恒压低电平信号 vgl，漏极电性连接于第十薄膜晶体管t10的漏极；
18.所述第一电容c1一端电性连接于第一节点q，另一端电性连接于第八薄膜晶体管t8的 漏极；
19.所述第二电容c2一端接入启动信号cout(n-2)，另一端电性连接于第六薄膜晶体管t6的 源极。
20.可选的，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十 一薄膜晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11为薄膜晶体管或场效应 管或其他特性相同的器件；这里采用的晶体管的源极、漏极是对称的，其源极、漏极能够互 换；开关晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。
21.可选的，所述第一、第二、第三、第四时钟信号sclk1、sclk2、sclk3、sclk4、第 一启动信号sin1、第二启动信号sin2、恒压高电平信号vgh、恒压低电平信号vgl均通 过外部时序控制器提供。
22.一种goa电路，包括：如所述的n级goa单元，所述第一、第二、第三、第四时钟信 号sclk1、sclk2、sclk3、sclk4、第一启动信号sin1、第二启动信号sin2、恒压高电 平信号vgh以及恒压低电平信号vgl；其中，n级goa单元可以分为多个级联设置的奇数 级goa单元以及多个级联设置的偶数级goa单元；多个级联设置的奇数级goa单元设置 在显示区域左侧，第一级goa单元由第一启动信号sin1启动，奇数级goa单元接入第一 时钟信号sclk1、第二时钟信号sclk2、恒压高电平信号vgh以及恒压低电平信号vgl； 多个级联设置的偶数级goa单元设置在显示区域右侧，第二级goa单元由第二启动信号 sin2启动，偶数级goa单元接入第三时钟信号sclk3、第四时钟信号sclk4、恒压高电平 信号vgh以及恒压低电平信号vgl。
23.可选的，所述第n级goa单元中，第一时钟控制信号sclk1(n)与第二时钟控制信号 sclk2(n)都为低电平时，goa单元保持上一阶段电路特性，goa单元的驱动时序依次包括：
24.(1)t1阶段：第一时钟控制信号sclk1(n)和启动信号cout(n-2)提供高电位，第二时钟 控制信号sclk2(n)提供低电位；
25.(2)t2阶段：第二时钟控制信号sclk2(n)提供高电位，第一时钟控制信号sclk1(n) 和启动信号cout(n-2)提供低电位；
26.(3)t3阶段：第一时钟控制信号sclk1(n)提供高电位，第二时钟控制信号sclk2(n) 和启动信号cout(n-2)提供低电位；
27.(4)t4阶段：第二时钟控制信号sclk2(n)提供高电位，第一时钟控制信号sclk1(n) 和启动信号cout(n-2)提供低电位。
28.适用于所述的goa单元的一种goa单元驱动方法，具体包括以下步骤：
29.s1：进入t1阶段；
30.所述第一时钟控制信号sclk1(n)和启动信号cout(n-2)提供高电位，所述第二时
钟控制 信号sclk2(n)提供低电位；所述第一薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体 管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体 管、所述第十薄膜晶体管t1、t3、t4、t5、t6、t7、t8、t10打开，所述第二薄膜晶体管、 第九薄膜晶体管、第十一薄膜晶体管t2、t9、t11关闭，所述第一节点q通过第一薄膜晶体 管、第七薄膜晶体管充电至高电平vgh-vth1-vth7，所述第三节点p通过第一薄膜晶体管充 电至高电平vgh-vth1，所述第四薄膜晶体管、第五薄膜晶体管构成的反相器输出低电平， 并通过第三薄膜晶体管传输到第二节点qb，需要说明此时第一电容电压为第一节点电压与恒 压低电平之差，等于vgh-vth1-vth7-vgl；第二电容电压为恒压高电平与恒压低电平之差， 等于vgh-vgl；
31.s2：进入t2阶段；
32.所述第二时钟控制信号sclk2(n)提供高电位，所述第一时钟控制信号sclk1(n)和启动 信号cout(n-2)提供低电位；所述第四薄膜晶体管、第六薄膜晶体管、所述第八薄膜晶体管、 第十薄膜晶体管t4、t6、t8、t10打开，所述第一薄膜晶体管、所述第二薄膜晶体管、所述 第三薄膜晶体管、所述第五薄膜晶体管、所述第七薄膜晶体管、所述第九薄膜晶体管、所述 第十一薄膜晶体管t1、t2、t3、t5、t7、t9、t11关闭，所述第一节点q通过第一电容c1 耦合效应上升到高于vgh的电平2vgh-vgl-vth1-vth7-vth8，所述第三节点p电压为 2vgh-vgl-vth1-2vth7-vth8；使得第一薄膜晶体管、第七薄膜晶体管完全关闭，抑制第一节 点漏电；同时，第二节点qb通过第二电容c2的耦合效应，被下拉至低于vgl的电平 2vgl-vgh，使得第九薄膜晶体管、第十一薄膜晶体管完全关闭，抑制输出信号漏电；使得 第二薄膜晶体管完全关闭，进一步抑制第一节点漏电；
33.s3：进入t3阶段；
34.所述第一时钟控制信号sclk1(n)提供高电位，所述第二时钟控制信号sclk2(n)和启动 信号cout(n-2)提供低电位；所述第二薄膜晶体管、第三薄膜晶体管、所述第四薄膜晶体管、 所述第七薄膜晶体管、所述第九薄膜晶体管、所述第十一薄膜晶体管t2、t3、t4、t7、t9、 t11打开，所述第一薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第八薄 膜晶体管、所述第十薄膜晶体管t1、t5、t6、t8、t10关闭，所述第一节点q通过第七薄 膜晶体管、第二薄膜晶体管放电至低电平vgl，所述第四薄膜晶体管、第五薄膜晶体管构成 的反相器输出的高电平vgh通过第三薄膜晶体管传输到第二节点qb，第二节点电压等于 vgh-vth3；
35.s4：进入t4阶段；
36.所述第二时钟控制信号sclk2(n)提供高电位，所述第一时钟控制信号sclk1(n)和启动 信号cout(n-2)提供低电位；所述第二薄膜晶体管、第四薄膜晶体管、所述第九薄膜晶体管、 第十一薄膜晶体管t2、t4、t9、t11打开，所述第一薄膜晶体管、所述第三薄膜晶体管、所 述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管、所述第八薄膜晶体管、所 述第十薄膜晶体管t1、t3、t5、t6、t7、t8、t10关闭，所述第一节点q保持低电平vgl， 所述第二节点qb没有放电路径，保持高电平vgh-vth3。
37.一种阵列基板，包括显示区和非显示区，所述非显示区设有所述的goa电路。
38.一种显示装置，包括所述的阵列基板。
39.本发明的有益效果在于：本发明能够在t2阶段自举并保持第一节点电压，使第一
节点漏 电路径的薄膜晶体管完全关闭，抑制第一节点漏电；同时将第二节点电压下拉至低于vgl的 电平，使下拉输出薄膜晶体管完全关闭，抑制输出信号向下拉输出薄膜晶体管漏电，解决了 传统电路第一节点漏电问题以及输出信号漏电问题，保证薄膜晶体管长期工作导致阈值电压 发生漂移后goa电路仍能正常工作，同时降低了goa电路的功耗。并且goa单元结构简 单，双边驱动goa电路单侧只需要两根时钟信号线，两根恒压电源线，有利于goa电路窄 边框化。
40.本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某 种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发 明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
41.为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详 细描述，其中：
42.图1为本发明提供的显示面板的结构示意图；
43.图2为本发明提供的goa电路的时序图；
44.图3为本发明提供的11t2c goa单元的电路图；
45.图4为本发明提供的11t2c goa单元的时序图。
具体实施方式
46.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本 发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
47.其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明 的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表 实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理 解的。
48.本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中， 需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基 于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所 指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系 的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言， 可以根据具体情况理解上述术语的具体含义。
49.请参阅图1～图2，图1为本发明提供的显示面板的结构示意图，图2为本发明提供的goa电路的时序图。本发明提供的显示面板包括显示区域以及非显示区域，goa电路设置 在非显示区域。goa电路包括n级goa单元，n级goa单元分布在面板左右两侧，奇数 级goa单
元级联显示面板左侧，偶数级goa单元级联在显示面板右侧。比如，当n为偶数 时，第1级goa单元、第3级goa单元、第5级goa单元、
……
、第n-1级goa单元 在左侧级联设置；第2级goa单元、第4级goa单元、第6级goa单元、
……
、第n级 goa单元在右侧级联设置。奇数级goa单元接入第一时钟信号sclk1、第二时钟信号 sclk2、恒压高电平信号vgh以及恒压低电平信号vgl；偶数级goa单元接入第三时钟 信号sclk3、第四时钟信号sclk4、恒压高电平信号vgh以及恒压低电平信号vgl；第1 级goa单元由第一启动信号sin1启动，第2级goa单元由第二启动信号sin2启动。
50.在n个级联设置的goa单元中，第n-2级goa单元的输出信号作为第n级goa单元 的启动信号。例如，n为偶数时，在n/2个级联设置的奇数级goa单元中，第1级goa单 元的输出信号作为第3级goa单元的启动信号，以此类推，奇数级goa电路从第1级goa 单元至第n-1级goa单元依次启动；在n/2个级联设置的偶数级goa单元中，第2级goa 电路的输出信号作为第4级电路的启动信号，以此类推，偶数级goa电路从第2级goa单 元至第n级goa单元依次启动。
51.需要说明的是，第n级goa单元，(n-1)/2为偶数时，sclk1(n)与第一时钟信号sclk1 为同一信号，sclk2(n)与第二时钟信号sclk2为同一信号；(n-1)/2为奇数时，sclk1(n)与 第二时钟信号sclk2为同一信号，sclk2(n)与第一时钟信号sclk1为同一信号；n/2为奇 数时，sclk1(n)与第三时钟信号sclk3为同一信号，sclk2(n)与第四时钟信号sclk4为同 一信号；n/2为偶数时，sclk1(n)与第四时钟信号sclk4为同一信号，sclk2(n)与第三时钟 信号sclk3为同一信号；其中n为正整数。
52.请参阅图3～图4，图3为本发明设计的一种goa电路的第n级goa单元电路图，包 括：第一薄膜晶体管t1、第二薄膜晶体管t2、第三薄膜晶体管t3、第四薄膜晶体管t4、第 五薄膜晶体管t5、第六薄膜晶体管t6、第七薄膜晶体管t7、第八薄膜晶体管t8、第九薄膜 晶体管t9、第十薄膜晶体管t10、第十一薄膜晶体管t11、第一电容c1及第二电容c2。
53.具体连接方式为：
54.第一薄膜晶体管t1栅极接入启动信号cout(n-2)，漏极电性连接于第三节点p，源极接入 恒压高电平信号vgh，其中cout(n-2)信号为上一级goa单元的输出信号；第二薄膜晶体管 t2栅极电性连接于第二节点qb，漏极电性连接于第三节点p，源极接入恒压低电平信号vgl； 第三薄膜晶体管t3栅极接入第一时钟控制信号sclk1(n)，源极电性连接于第四薄膜晶体管t4的漏极，漏极电性连接于第二节点qb；第四薄膜晶体管t4栅极接入恒压高电平信号vgh， 源极接入恒压高电平信号vgh，漏极电性连接于第三薄膜晶体管t3的源极；第五薄膜晶体 管t5栅极接入第一时钟控制信号sclk1(n)，源极接入恒压低电平信号vgl，漏极电性连接 于第三薄膜晶体管t3的源极；第六薄膜晶体管t6栅极电性连接于第一节点q，源极连接于 第二电容c2的一端，漏极电性连接于节点qb；第七薄膜晶体管t7栅极接入第一时钟控制 信号sclk1(n)，源极电性连接于第三节点p，漏极电性连接于第一节点q；第八薄膜晶体管 t8栅极电性连接于第一节点q，源极接入第二时钟控制信号sclk2(n)，漏极电性连接于第 九薄膜晶体管t9的漏极；第九薄膜晶体管t9栅极电性连接于第二节点qb，源极接入恒压 低电平信号vgl，漏极电性连接于第八薄膜晶体管t8的漏极；第十薄膜晶体管t10栅极电 性连接于第一节点q，源极接入第二时钟控制信号sclk2(n)，漏极电性连接于第十一薄膜晶 体管t11的漏极；第十一薄膜晶体管t11栅极电性连接于第二节点qb，源极接入恒压
低电 平信号vgl，漏极电性连接于第十薄膜晶体管t10的漏极；第一电容c1一端电性连接于第 一节点q，另一端电性连接于第八薄膜晶体管t8的漏极；第二电容c2一端接入启动信号 cout(n-2)，另一端电性连接于第六薄膜晶体管t6的源极；
55.优选的，第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一薄 膜晶体管t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11可以为薄膜晶体管或场效应 管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏 极是可以互换的。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、信 号输出端为漏极。
56.优选的，第一启动信号sin1、第二启动信号sin2、第一时钟信号sclk1、第二时钟信 号sclk2、第三时钟信号sclk3、第四时钟信号sclk4、恒压高电平信号vgh、恒压低电 平信号vgl均通过外部时序控制器提供。
57.如图3所示，启动信号cout(n-2)、第一时钟控制信号sclk1(n)、第二时钟控制信号 sclk2(n)相组合，先后对应t1阶段(1)、t2阶段(2)、t3阶段(3)、t4阶段(4)； 其中第一时钟控制信号sclk1(n)、第二时钟控制信号sclk2(n)均为低电平时，电路呈保持 状态，保持上一阶段电路特性。
58.在t1阶段(1)，所述第一时钟控制信号(sclk1(n))和启动信号(cout(n-2))提供高 电位，所述第二时钟控制信号(sclk2(n))提供低电位；所述第一薄膜晶体管、所述第三薄 膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄 膜晶体管、所述第八薄膜晶体管、所述第十薄膜晶体管(t1、t3、t4、t5、t6、t7、t8、t10)打开，所述第二薄膜晶体管、第九薄膜晶体管、第十一薄膜晶体管(t2、t9、t11)关 闭，所述第一节点q通过第一薄膜晶体管、第七薄膜晶体管充电至高电平vgh-vth1-vth7， 所述第三节点p通过第一薄膜晶体管充电至高电平vgh-vth1，所述第四薄膜晶体管、第五 薄膜晶体管构成的反相器输出低电平，通过第三薄膜晶体管传输到第二节点qb，需要说明此 时第一电容电压为第一节点电压与恒压低电平之差，等于vgh-vth1-vth7-vgl；第二电容电 压为恒压高电平与恒压低电平之差，等于vgh-vgl。
59.在t2阶段(2)，所述第二时钟控制信号(sclk2(n))提供高电位，所述第一时钟控制 信号(sclk1(n))和启动信号(cout(n-2))提供低电位；所述第四薄膜晶体管、第六薄膜晶 体管、所述第八薄膜晶体管、第十薄膜晶体管(t4、t6、t8、t10)打开，所述第一薄膜晶 体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第五薄膜晶体管、所述第七薄膜晶 体管、所述第九薄膜晶体管、所述第十一薄膜晶体管(t1、t2、t3、t5、t7、t9、t11)关 闭，所述第一节点q通过第一电容c1耦合效应上升到高于vgh的电平 2vgh-vgl-vth1-vth7-vth8，所述第三节点p电压为2vgh-vgl-vth1-2vth7-vth8，使得第 一薄膜晶体管、第七薄膜晶体管完全关闭，抑制第一节点漏电。同时，第二节点qb通过第 二电容c2的耦合效应，被下拉至低于vgl的电平2vgl-vgh，使得第九薄膜晶体管、第十 一薄膜晶体管完全关闭，抑制输出信号漏电；使得第二薄膜晶体管完全关闭，进一步抑制第 一节点漏电。
60.在t3阶段(3)，所述第一时钟控制信号(sclk1(n))提供高电位，所述第二时钟控制 信号(sclk2(n))和启动信号(cout(n-2))提供低电位；所述第二薄膜晶体管、第三薄膜晶 体管、所述第四薄膜晶体管、所述第七薄膜晶体管、所述第九薄膜晶体管、所述第十一薄膜 晶体管(t2、t3、t4、t7、t9、t11)打开，所述第一薄膜晶体管、所述第五薄膜晶体管、 所述第
六薄膜晶体管、所述第八薄膜晶体管、所述第十薄膜晶体管(t1、t5、t6、t8、t10) 关闭，所述第一节点q通过第七薄膜晶体管、第二薄膜晶体管放电至低电平vgl，所述第四 薄膜晶体管、第五薄膜晶体管构成的反相器输出的高电平vgh通过第三薄膜晶体管传输到 第二节点qb，第二节点电压等于vgh-vth3。
61.在t4阶段(4)，所述第二时钟控制信号(sclk2(n))提供高电位，所述第一时钟控制 信号(sclk1(n))和启动信号(cout(n-2))提供低电位；所述第二薄膜晶体管、第四薄膜晶 体管、所述第九薄膜晶体管、第十一薄膜晶体管(t2、t4、t9、t11)打开，所述第一薄膜 晶体管、所述第三薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜 晶体管、所述第八薄膜晶体管、所述第十薄膜晶体管(t1、t3、t5、t6、t7、t8、t10)关 闭，所述第一节点q保持低电平vgl，所述第二节点qb没有放电路径，保持高电平 vgh-vth3。
62.本实施例设计的第n级goa单元的驱动方法，具体包括如下步骤：
63.步骤1，提供如图3所示的11t2c结构的goa单元；
64.步骤2，进入t1阶段：
65.结合图3和图4，第一时钟控制信号(sclk1(n))和启动信号(cout(n-2))提供高电位， 第二时钟控制信号(sclk2(n))提供低电位；第一薄膜晶体管、第三薄膜晶体管、第四薄膜 晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十薄膜 晶体管(t1、t3、t4、t5、t6、t7、t8、t10)打开，第二薄膜晶体管、第九薄膜晶体管、 第十一薄膜晶体管(t2、t9、t11)关闭，第一节点q通过第一薄膜晶体管、第七薄膜晶体 管充电至高电平vgh-vth1-vth7，第三节点p通过第一薄膜晶体管充电至高电平vgh-vth1， 第四薄膜晶体管、第五薄膜晶体管构成的反相器输出低电平，通过第三薄膜晶体管传输到第 二节点qb，需要说明此时第一电容电压为第一节点电压与恒压低电平之差，等于 vgh-vth1-vth7-vgl；第二电容电压为恒压高电平与恒压低电平之差，等于vgh-vgl，此 阶段输出信号为第二时钟信号sclk2的低电平。
66.步骤3，进入t2阶段：
67.结合图3和图4，第二时钟控制信号sclk2(n)提供高电位，第一时钟控制信号sclk1(n) 和启动信号cout(n-2)提供低电位；第四薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第 十薄膜晶体管(t4、t6、t8、t10)打开，第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶 体管、第五薄膜晶体管、第七薄膜晶体管、第九薄膜晶体管、第十一薄膜晶体管(t1、t2、 t3、t5、t7、t9、t11)关闭，第一节点q通过第一电容c1的耦合效应上升到高于vgh的 电平2vgh-vgl-vth1-vth7-vth8，第三节点p电压为2vgh-vgl-vth1-2vth7-vth8，因此 vgs_t1《0、vgs_t7《0，使第一薄膜晶体管、第七薄膜晶体管完全关闭，第一节点q没有漏 电路径，抑制第一节点q漏电，使得第一节点q电压得到保持。同时，第二节点qb通过第 二电容c2的耦合效应，被下拉至低于vgl的电平2vgl-vgh，使得vgs_t9《0、vgs_t2《0、 vgs_t10《0，使第九薄膜晶体管、第十一薄膜晶体管t完全关闭，抑制第九薄膜晶体管、第 十一薄膜晶体管漏电，由此抑制输出信号通过第九薄膜晶体管、第十一薄膜晶体管漏电；同 时vgs_t2《0，使得第二薄膜晶体管完全关闭，进一步抑制第一节点q漏电。因此11t2c goa 单元解决了第一节点漏电以及输出信号漏电问题，goa电路能够实现全摆幅输出，此阶段输 出信号为第二时钟信号sclk2的高电平。
68.步骤4，进入t3阶段：
69.结合图3和图4，第一时钟控制信号sclk1(n)提供高电位，第二时钟控制信号sclk2(n) 和启动信号cout(n-2)提供低电位；第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第 七薄膜晶体管、第九薄膜晶体管、第十一薄膜晶体管(t2、t3、t4、t7、t9、t11)打开， 第一薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管、第十薄膜晶体管(t1、 t5、t6、t8、t10)关闭，第一节点q通过第七薄膜晶体管、第二薄膜晶体管放电至低电平 vgl，第三薄膜晶体管、第四薄膜晶体管构成的反相器输出的高电平vgh通过第五薄膜晶 体管传输到第二节点qb，此阶段输出信号为恒压低电平vgl。
70.步骤5，进入t4阶段：
71.结合图3和图4，第二时钟控制信号sclk2(n)提供高电位，第一时钟控制信号sclk1(n) 和启动信号cout(n-2)提供低电位；第二薄膜晶体管、第四薄膜晶体管、所述第九薄膜晶体管、 第十一薄膜晶体管(t2、t4、t9、t11)打开，第一薄膜晶体管、第三薄膜晶体管、第五薄 膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第十薄膜晶体管(t1、t3、 t5、t6、t7、t8、t10)关闭，第一节点q保持低电平vgl，第二节点qb没有漏电路径， 保持高电平vgh-vth3，此阶段输出信号仍为恒压低电平vgl。
72.综上所述，本发明提供的goa电路，其是由n级goa单元双边驱动方式级联而成。 goa单元采用11t2c结构并搭配了有特定的驱动时序，通过在第一薄膜晶体管漏级与第一 节点q之间设置第七薄膜晶体管，且第七薄膜晶体管栅极连接于第一时钟控制信号，从而在 t2阶段使第一薄膜晶体管栅源电压与阈值电压之差、第七薄膜晶体管栅源电压与阈值电压之 差为负值，使得第一薄膜晶体管、第七薄膜晶体管完全关闭，进而在goa电路处于输出阶 段时，抑制第一节点q漏电；通过抑制第一节点漏电，使得第八薄膜晶体管、第十薄膜晶体 管栅极电压保持得以快速充电；通过在第六薄膜晶体管与启动信号之间增加第二电容，在t2 阶段使第二节点qb电位下拉到低于恒压低电平信号电位，使第九薄膜晶体管、第十一薄膜 晶体管完全关闭，抑制第九薄膜晶体管、第十一薄膜晶体管漏电；通过抑制第九薄膜晶体管、 第十一薄膜晶体管漏电，使得在goa电路处于输出阶段时，抑制输出信号漏电。从而解决 了传统goa电路第一节点漏电及输出信号漏电问题，保证goa电路在晶体管阈值电压漂移 后仍能正常工作，同时降低了goa电路功耗。并且goa单元结构简单，双边驱动goa电 路单侧只需要两根时钟信号线，两根恒压电平信号线，有利于goa电路窄边框化。
73.最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施 例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进 行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求 范围当中。