显示面板和包括该显示面板的显示装置的制作方法

在本文中描述的本公开的实施例涉及能够减小外围区域的面积的显示面板和包括该显示面板的显示装置。

背景技术：

1、在显示面板中，多个像素设置在显示区域中。在显示面板中，驱动像素的栅驱动电路可以设置在非显示区域中。栅驱动电路可以包括发射驱动电路和扫描驱动电路。栅驱动电路可以通过制造像素的驱动电路的工艺来形成。

技术实现思路

1、本公开的实施例提供包括其面积被减小的栅驱动电路的显示面板和包括该显示面板的显示装置。

2、根据实施例，显示面板可以包括：有效区域以及与有效区域相邻的外围区域；像素电路，设置在有效区域中、基底层上，像素电路包括多个像素晶体管和至少一个电容器；发光器件，设置在有效区域中、基底层上，发光器件与像素电路电连接；以及栅驱动电路，设置在外围区域中、基底层上，栅驱动电路包括多个晶体管。多个像素晶体管中的每一个可以包括氧化物半导体，并且多个晶体管中的至少一个可以包括硅半导体。

3、多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管中的每一个可以是不同于第一类型的第二类型的晶体管。

4、多个像素晶体管中的每一个可以是n型晶体管。多个晶体管中的每一个可以是p型晶体管。

5、多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管当中的第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。多个晶体管当中的第二缓冲晶体管可以是第一类型的晶体管。

6、第一缓冲晶体管可以包括低温多晶硅半导体。第二缓冲晶体管可以包括氧化物半导体。

7、多个像素晶体管和第二缓冲晶体管中的每一个可以是n型晶体管。第一缓冲晶体管可以是p型晶体管。

8、多个像素晶体管可以包括：第一像素晶体管，在第一节点处与发光器件电连接；以及第二像素晶体管，在第二节点处与第一像素晶体管电连接。至少一个电容器中的第一电容器可以电连接在第一节点与第二节点之间。

9、第一像素晶体管可以包括：第一顶栅；以及第一底栅，设置在基底层上并且在平面图中与第一顶栅重叠。第二像素晶体管可以包括：第二顶栅；以及第二底栅，设置在基底层上并且在平面图中与第二顶栅重叠。

10、第一底栅可以与第一像素晶体管的源极电连接。第二底栅可以与第二像素晶体管的第二顶栅电连接。

11、显示面板可以进一步包括：第一电极，设置在基底层与第一底栅之间并且与第一像素晶体管的第一顶栅电连接。第一电容器可以由第一底栅和第一电极形成。

12、显示面板可以进一步包括设置在基底层上的缓冲层。第一像素晶体管可以包括：第一氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第一顶栅，设置在第一氧化物半导体图案的第一沟道部分上。第二像素晶体管可以包括：第二氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第二顶栅，设置在第二氧化物半导体图案的第二沟道部分上。

13、显示面板可以进一步包括：第一栅绝缘图案，设置在第一沟道部分与第一顶栅之间；以及第二栅绝缘图案，设置在第二沟道部分与第二顶栅之间。

14、显示面板可以进一步包括：第一栅绝缘层，公共地设置在第一沟道部分与第一顶栅之间以及第二沟道部分与第二顶栅之间。

15、显示面板可以进一步包括覆盖第一顶栅和第二顶栅的第一绝缘层。多个晶体管当中的第一缓冲晶体管可以包括：硅半导体图案，设置在第一绝缘层上并且包括硅半导体；以及顶栅，设置在硅半导体图案上。第二栅绝缘层可以设置在硅半导体图案与第一缓冲晶体管的顶栅之间。多个像素晶体管中的每一个可以是第一类型的晶体管。第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。

16、多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在基底层上并且在平面图中与第二缓冲晶体管的顶栅重叠。

17、第一缓冲晶体管可以进一步包括：底栅，设置在硅半导体图案与基底层之间，并且在平面图中与第一缓冲晶体管的顶栅重叠。第一缓冲晶体管的底栅可以设置在缓冲层上。

18、多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在基底层上，并且在平面图中与第二缓冲晶体管的顶栅重叠。

19、显示面板可以进一步包括：第二绝缘层，设置在第一缓冲晶体管的顶栅上；第一连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一源极电连接；第二连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一漏极电连接；第三连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二源极电连接；第四连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二漏极电连接；第五连接电极，设置在第二绝缘层上并且与硅半导体图案的源极电连接；以及第六连接电极，设置在第二绝缘层上并且与硅半导体图案的漏极电连接。

20、显示面板可以进一步包括：第三绝缘层，设置在第一连接电极至第六连接电极上；以及第七连接电极，设置在第三绝缘层上并且通过接触孔将第一连接电极和发光器件电连接。

21、显示面板可以进一步包括设置在基底层上的基底绝缘层。多个晶体管当中的第一缓冲晶体管可以包括：硅半导体图案，设置在基底绝缘层上并且包括硅半导体；以及顶栅，设置在硅半导体图案上。第一栅绝缘层可以设置在硅半导体图案与第一缓冲晶体管的顶栅之间。多个像素晶体管中的每一个可以是第一类型的晶体管。第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。

22、第一缓冲晶体管可以进一步包括：底栅，设置在基底层上，设置在硅半导体图案与基底层之间，并且在平面图中与第一缓冲晶体管的顶栅重叠。

23、显示面板可以进一步包括：第一绝缘层，设置在第一缓冲晶体管的顶栅上；以及缓冲层，设置在第一绝缘层上。第一像素晶体管可以包括：第一氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第一顶栅，设置在第一氧化物半导体图案的第一沟道部分上。第二像素晶体管可以包括：第二氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；以及第二顶栅，设置在第二氧化物半导体图案的第二沟道部分上。

24、显示面板可以进一步包括：第一栅绝缘图案，设置在第一沟道部分与第一顶栅之间；以及第二栅绝缘图案，设置在第二沟道部分与第二顶栅之间。

25、显示面板可以进一步包括：第一栅绝缘层，公共地设置在第一沟道部分与第一顶栅之间以及第二沟道部分与第二顶栅之间。

26、多个晶体管当中的第二缓冲晶体管可以包括：第三氧化物半导体图案，设置在缓冲层上并且包括氧化物半导体；顶栅，设置在第三氧化物半导体图案上；以及底栅，设置在第一绝缘层上并且在平面图中与第二缓冲晶体管的顶栅重叠。

27、第一像素晶体管可以进一步包括设置在基底层上并且在平面图中与第一顶栅重叠的第一底栅。第二像素晶体管可以进一步包括设置在基底层上并且在平面图中与第二顶栅重叠的第二底栅。

28、第一底栅可以与第一像素晶体管的第一源极电连接。第二底栅可以与第二像素晶体管的第二顶栅电连接。

29、显示面板可以进一步包括：第一电极，设置在基底层与第一底栅之间并且与第一像素晶体管的第一顶栅电连接。第一电容器可以由第一底栅和第一电极形成。

30、显示面板可以进一步包括：第二绝缘层，设置在第一顶栅和第二顶栅上；第一连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一源极电连接；第二连接电极，设置在第二绝缘层上并且与第一氧化物半导体图案的第一漏极电连接；第三连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二源极电连接；第四连接电极，设置在第二绝缘层上并且与第二氧化物半导体图案的第二漏极电连接；第五连接电极，设置在第二绝缘层上并且与硅半导体图案的源极电连接；以及第六连接电极，设置在第二绝缘层上并且与硅半导体图案的漏极电连接。

31、显示面板可以进一步包括：第三绝缘层，设置在第一连接电极至第六连接电极上；以及第七连接电极，设置在第三绝缘层上并且通过接触孔将第一连接电极和发光器件电连接。

32、根据实施例，显示装置可以包括：显示面板；以及电光模块，设置在显示面板下方。显示面板可以包括：有效区域以及与有效区域相邻的外围区域；像素电路，设置在有效区域中、基底层上，像素电路包括多个像素晶体管和至少一个电容器；发光器件，设置在有效区域中、基底层上，发光器件与像素电路电连接；以及栅驱动电路，设置在外围区域中、基底层上，栅驱动电路包括多个晶体管。多个像素晶体管中的每一个可以包括氧化物半导体，并且多个晶体管中的至少一个可以包括硅半导体。

33、有效区域可以包括：第一区域；以及第二区域，与第一区域相比具有低的分辨率。电光模块可以被设置为与第二区域相对应。

34、多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管中的每一个可以是不同于第一类型的第二类型的晶体管。

35、多个像素晶体管中的每一个可以是n型晶体管。多个晶体管中的每一个可以是p型晶体管。

36、多个像素晶体管中的每一个可以是第一类型的晶体管。多个晶体管当中的第一缓冲晶体管可以是不同于第一类型的第二类型的晶体管。多个晶体管当中的第二缓冲晶体管可以是第一类型的晶体管。

37、第一缓冲晶体管可以包括低温多晶硅半导体。第二缓冲晶体管可以包括氧化物半导体。

38、多个像素晶体管和第二缓冲晶体管中的每一个可以是n型晶体管。第一缓冲晶体管可以是p型晶体管。