一种移位寄存器及其控制方法、栅极驱动电路和显示装置与流程

本技术实施例涉及显示器件，尤其涉及一种移位寄存器及其控制方法、栅极驱动电路和显示装置。

背景技术：

1、显示器件的驱动电路中往往应用众多元器件，元器件自身的电学特性的稳定性影响着驱动电路的功能实现。以驱动电路所包含的晶体管为例，由于非晶硅a-si与sinx的界面上存在较多缺陷，长时间施加偏置电压会导致非晶硅与sinx的界面上积累电荷，这部分电荷形成的电场会与栅极电压叠加，导致晶体管的阈值电压vth漂移，从而对晶体管的通断特性产生影响，容易导致显示器件的驱动电路无法正常地实现驱动。

2、需要说明的是，在上述背景技术区分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

1、本技术实施例提供了一种移位寄存器及其控制方法、栅极驱动电路和显示装置，旨在提高移位寄存器的功能稳定性。

2、在一方面，本技术实施例提供了一种移位寄存器，包括：

3、输入电路，与控制信号输入端、第一时钟信号端以及第一节点电连接，被配置为在所述第一时钟信号端输入的信号的控制下，输出所述控制信号输入端输入的控制信号；

4、上拉电路，与所述输入电路、第一电压端以及所述第一节点电连接，被配置为根据所述第一节点的信号，控制所述输入电路输出所述控制信号；

5、第一下拉电路，与所述第一节点、第二电压端以及第二节点电连接，被配置为根据所述第一节点的信号，控制所述第二节点的信号；

6、第二下拉电路，与所述第二节点、第三电压端以及第二时钟信号端电连接，被配置为根据所述第二时钟信号端的信号，控制所述第二节点的信号；

7、输出电路，与所述第一节点、所述第二节点以及所述控制信号输出端电连接，被配置为根据所述第一节点和所述第二节点的信号，向所述控制信号输出端输出所述控制信号；

8、其中，所述第二电压端的电位低于所述第三电压端的电位。

9、可选地，所述上拉电路包括：

10、第一晶体管，所述第一晶体管的源极与所述输入电路电连接，所述第一晶体管的漏极与所述第一电压端电连接，所述第一晶体管的栅极与所述第一节点电连接，被配置为根据所述第一节点的信号，控制所述第一晶体管的源极与漏极之间导通或者断开。

11、可选地，所述第一下拉电路包括：

12、第二晶体管，所述第二晶体管的源极与所述第二节点电连接，所述第二晶体管的漏极与所述第二电压端电连接，所述第二晶体管的栅极与所述第一节点电连接，被配置为根据所述第一节点的信号，控制所述第二晶体管的源极与漏极之间导通或者断开。

13、可选地，所述第一下拉电路还包括：第三晶体管和第四晶体管；

14、所述第三晶体管的源极与所述第二晶体管的漏极以及所述第四晶体管的漏极电连接，所述第三晶体管的漏极与所述第二电压端电连接，所述第三晶体管的栅极与所述第一节点电连接，被配置为根据所述第一节点的信号，控制所述第三晶体管的源极与漏极之间导通或者断开；

15、所述第四晶体管的源极与所述第一电压端电连接，所述第四晶体管的栅极与所述第二节点电连接，被配置为根据所述第二节点的信号，控制所述第四晶体管的源极与漏极之间导通或者断开。

16、可选地，所述第二下拉电路包括：第五晶体管和第六晶体管；

17、所述第五晶体管的源极与所述第二时钟信号端电连接，所述第五晶体管的漏极与所述第二节点电连接，所述第五晶体管的栅极与所述第二时钟信号端以及所述第六晶体管的源极电连接，被配置为根据所述第二时钟信号端的信号，控制所述第五晶体管的源极与漏极之间导通或者断开；

18、所述第六晶体管的漏极与所述第三电压端电连接，所述第六晶体管的栅极与所述第一时钟信号端电连接，被配置为根据所述第一时钟信号端的信号，控制所述第六晶体管的源极与漏极之间导通或者断开。

19、可选地，所述第二下拉电路还包括：第七晶体管；

20、所述第七晶体管的源极与所述第六晶体管的漏极电连接，所述第七晶体管的漏极与所述第三电压端电连接，所述第七晶体管的栅极与所述第一时钟信号端电连接，被配置为根据所述第一时钟信号端的信号，控制所述第七晶体管的源极与漏极之间导通或者断开。

21、可选地，还包括：第三下拉电路；

22、所述第三下拉电路包括：第八晶体管，所述第八晶体管的源极与所述第一节点电连接，所述第八晶体管的漏极与所述第三电压端电连接，所述第八晶体管的栅极与复位信号端电连接，被配置为根据所述复位信号端的信号，控制所述输出电路导通或者断开。

23、可选地，所述输出电路包括：

24、第九晶体管，所述第九晶体管的源极与所述第二时钟信号端电连接，所述第九晶体管的漏极与所述第一节点以及所述控制信号输出端电连接，所述第九晶体管的栅极与所述第一节点电连接，被配置为根据所述第一节点和所述第二时钟信号端的信号，向所述控制信号输出端输出所述控制信号。

25、可选地，所述输出电路还包括：第四下拉电路；

26、所述第四下拉电路包括：第十晶体管，所述第十晶体管的源极与所述第九晶体管的漏极、所述第一节点以及所述控制信号输出端电连接，所述第十晶体管的漏极与所述第二节点以及所述第三电压端电连接，所述第十晶体管的栅极与所述第二节点电连接，被配置为根据所述第二节点的信号，控制所述第九晶体管输出所述控制信号。

27、可选地，所述输入电路包括：第十一晶体管和第十二晶体管；

28、所述第十一晶体管的源极与所述控制信号输入端电连接，所述第十一晶体管的漏极与所述第一晶体管的源极以及所述第十二晶体管的源极电连接，所述第十一晶体管的栅极与所述第一时钟信号端电连接，被配置为根据所述第一时钟信号端的信号，控制所述第十一晶体管的源极与漏极之间导通或者断开；

29、所述第十二晶体管的漏极与所述第一节点电连接，所述第十二晶体管的栅极与所述第一时钟信号端电连接，被配置为根据所述第一时钟信号端的信号，控制所述第十二晶体管的源极与漏极之间导通或者断开。

30、本技术实施例提供的移位寄存器具有以下优点：

31、本技术提供的移位寄存器，由第一节点对上拉电路进行控制，从而使得在输入电路中的晶体管的阈值电压出现漂移而无法断开的情况下，上拉电路可以对第一节点进行上拉，从而避免第一节点漏电，并且，通过第一下拉电路和第二下拉电路组合对第二节点进行下拉，利用所述第二电压端的电位低于所述第三电压端的电位，可以在输出电路中的晶体管的阈值电压出现漂移而无法断开的情况下，对输出电路中的晶体管进行断开，以此维持移位寄存器的正常工作，提高移位寄存器的功能稳定性，稳定实现移位寄存器接收和存储数据,并以有序的方式将数据位进行移位操作的功能。

32、在又一方面，本技术实施例还提供了一种移位寄存器的控制方法，应用于上述实施例中的移位寄存器，包括：

33、在第一时序中，所述控制信号输入端以及所述第一时钟信号端处于高电平，所述第二时钟信号端处于低电平；

34、在第二时序中，所述控制信号输入端以及所述第二时钟信号端处于低电平，所述第一时钟信号端处于高电平；

35、在第三时序中，所述控制信号输入端以及所述第一时钟信号端处于低电平，所述第二时钟信号端处于高电平；

36、其中，所述第一时序、所述第二时序以及所述第三时序周期性地交替，并且，所述第一电压端是公共电压端，所述第二电压端和所述第三电压端是接地电压端。

37、本技术实施例提供的移位寄存器的控制方法，基于上述实施例中的移位寄存器，仅需利用信号时序的周期性变换，即可部分消除或者完全消除移位寄存器中的晶体管的阈值电压漂移造成的不良影响，实现移位寄存器的稳定运行。

38、在又一方面，本技术实施例还提供了一种栅极驱动电路，其特征在于，包括：第一时钟信号线、第二时钟信号线以及级联的多个上述任一项实施例中的移位寄存器；

39、其中，沿级联的次序，所述移位寄存器的所述第一时钟信号端和所述第二时钟信号端交替地与所述第一时钟信号线或者所述第二时钟信号线电连接。

40、本技术实施例提供的栅极驱动电路包括上述实施例中的移位寄存器，也具有上述移位寄存器的全部优点，并且，通过第一时钟信号线和所述第二时钟信号线对移位寄存器的交替接入，可以有效实现级联发光驱动，进而将栅极驱动电路应用于显示器件。

41、在又一方面，本技术实施例还提供了一种显示装置，包括：上述任一项实施例中的移位寄存器，或者，上述任一项实施例中的栅极驱动电路。

42、本技术实施例提供的显示装置，包括上述实施例中的移位寄存器或者栅极驱动电路，也具有上述移位寄存器或者栅极驱动电路的全部优点。