驱动电路、驱动模组和显示装置的制作方法

本发明涉及显示，尤其涉及一种驱动电路、驱动模组和显示装置。

背景技术：

1、在相关技术中，薄膜晶体管平板显示器被广泛应用于手表、手机、平板电脑、桌面电脑、车载显示、工业物联网显示、电视等社会生产、生活各个领域。随着平板显示在应用领域的拓展，显示屏幕在各项性能也在持续进行技术升级。其中，边框对显示屏幕整体屏占比、观感具有重要影响。因此，窄边框技术在显示领域同样是重要的研究课题。

技术实现思路

1、本发明的主要目的在于提供一种驱动电路、驱动模组和显示装置，解决现有的驱动电路不利于实现窄边框的问题。

2、在一个方面中，本发明实施例提供一种驱动电路，包括上拉节点控制电路、下拉节点控制电路和第一上拉控制电路，其中，

3、所述上拉节点控制电路分别与第一上拉节点和第二上拉节点电连接，用于控制所述第一上拉节点的电位和所述第二上拉节点的电位；

4、所述下拉节点控制电路包括第一下拉控制电路和第二下拉控制电路；

5、所述第一下拉控制电路分别与第一控制电压端、第一上拉节点和第一下拉节点电连接，用于在所述第一控制电压端提供的第一控制电压信号和所述第一上拉节点的电位的控制下，控制所述第一下拉节点的电位；

6、所述第二下拉控制电路分别与第二控制电压端、第二上拉节点和第三下拉节点电连接，用于在所述第二控制电压端提供的第二控制电压信号和所述第二上拉节点的电位的控制下，控制所述第三下拉节点的电位；

7、所述第一上拉控制电路分别与第一控制电压端、上拉控制节点和第一上拉节点电连接，用于在所述第一控制电压端提供的第一控制电压信号的控制下，控制所述上拉控制节点与所述第一控制电压端之间连通,在所述上拉控制节点的电位的控制下，控制所述第一上拉节点的电位；

8、第二下拉节点与所述第三下拉节点电连接，第四下拉节点与所述第一下拉节点电连接。

9、可选的，本发明至少一实施例所述的驱动电路还包括第二上拉控制电路；

10、所述第二上拉控制电路分别与第二控制电压端、所述上拉控制节点和所述第二上拉节点电连接，用于在所述第二控制电压端提供的第二控制电压信号的控制下，控制所述上拉控制节点与所述第二控制电压端之间连通,在所述上拉控制节点的电位的控制下,控制所述第二上拉节点的电位。

11、可选的，本发明至少一实施例所述的驱动电路还包括驱动信号输出电路；所述驱动信号输出电路包括第一驱动输出电路、第二驱动输出电路、第三驱动输出电路和第四驱动输出电路；

12、所述第一驱动输出电路分别与所述第一上拉节点、第一输出时钟信号端和第一驱动信号输出端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一输出时钟信号端与所述第一驱动信号输出端之间连通；

13、所述第二驱动输出电路分别与所述第一上拉节点、第二输出时钟信号端和第二驱动信号输出端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第二输出时钟信号端与所述第二驱动信号输出端之间连通；

14、所述第三驱动输出电路分别与所述第二上拉节点、第三输出时钟信号端和第三驱动信号输出端电连接，用于在所述第二上拉节点的电位的控制下，控制所述第三输出时钟信号端与所述第三驱动信号输出端之间连通；

15、所述第四驱动输出电路分别与所述第二上拉节点、第四输出时钟信号端和第四驱动信号输出端电连接，用于在所述第二上拉节点的电位的控制下，控制所述第四输出时钟信号端与所述第四驱动信号输出端之间连通。

16、可选的，本发明至少一实施例所述的驱动电路还包括第一驱动复位电路、第二驱动复位电路、第三驱动复位电路和第四驱动复位电路；

17、所述第一驱动复位电路分别与所述第一下拉节点、所述第二下拉节点、第一驱动信号输出端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述第一驱动信号输出端与所述第一电压端之间连通；

18、所述第二驱动复位电路分别与所述第一下拉节点、所述第二下拉节点、第二驱动信号输出端和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第二驱动信号输出端与所述第一电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述第二驱动信号输出端与所述第一电压端之间连通；

19、所述第三驱动复位电路分别与所述第三下拉节点、所述第四下拉节点、第三驱动信号输出端和第一电压端电连接，用于在所述第三下拉节点的电位的控制下，控制所述第三驱动信号输出端与所述第一电压端之间连通，在所述第四下拉节点的电位的控制下，控制所述第三驱动信号输出端与所述第一电压端之间连通；

20、所述第四驱动复位电路分别与所述第三下拉节点、所述第四下拉节点、第四驱动信号输出端和第一电压端电连接，用于在所述第三下拉节点的电位的控制下，控制所述第四驱动信号输出端与所述第一电压端之间连通，在所述第四下拉节点的电位的控制下，控制所述第四驱动信号输出端与所述第一电压端之间连通。

21、可选的，所述上拉节点控制电路还分别与输入端、第四驱动信号输出端、复位端和第二驱动信号输出端电连接，用于在所述输入端提供的输入信号和所述第四驱动信号输出端提供的第四驱动信号的控制下，控制所述第一上拉节点的电位，在所述第二驱动信号输出端提供的第二驱动信号和所述复位端提供的复位信号的控制下，控制所述第二上拉节点的电位。

22、可选的，本发明至少一实施例所述的驱动电路还包括第一帧复位电路和第二帧复位电路；

23、所述第一帧复位电路分别与第一帧复位端、第一上拉节点、第一驱动信号输出端、第二驱动信号输出端和第一电压端电连接，用于在所述第一帧复位端提供的第一帧复位信号的控制下，控制所述第一上拉节点与所述第一电压端之间连通，控制所述第一驱动信号输出端与所述第一电压端之间连通，控制所述第二驱动信号输出端与所述第一电压端之间连通；

24、所述第二帧复位电路分别与第二帧复位端、第二上拉节点、第三驱动信号输出端、第四驱动信号输出端和第一电压端电连接，用于在所述第二帧复位端提供的第二帧复位信号的控制下，控制所述第二上拉节点与所述第一电压端之间连通，控制所述第三驱动信号输出端与所述第一电压端之间连通，控制所述第四驱动信号输出端与所述第一电压端之间连通。

25、可选的，本发明至少一实施例所述的驱动电路还包括第一储能电路、第二储能电路、第三储能电路和第四储能电路；

26、所述第一储能电路的第一端与第一上拉节点电连接，所述第一储能电路的第二端与所述第一驱动信号输出端电连接，所述第一储能电路用于储存电能；

27、所述第二储能电路的第一端与第一上拉节点电连接，所述第二储能电路的第二端与所述第二驱动信号输出端电连接，所述第二储能电路用于储存电能；

28、所述第三储能电路的第一端与第二上拉节点电连接，所述第四储能电路的第二端与所述第三驱动信号输出端电连接，所述第三储能电路用于储存电能；

29、所述第四储能电路的第一端与第二上拉节点电连接，所述第四储能电路的第二端与所述第四驱动信号输出端电连接，所述第四储能电路用于储存电能。

30、可选的，所述上拉节点控制电路还分别与所述第一下拉节点、所述第二下拉节点、所述第三下拉节点、所述第四下拉节点和第一电压端电连接，用于在所述第一下拉节点的电位的控制下，控制所述第一上拉节点与所述第一电压端之间连通，在所述第二下拉节点的电位的控制下，控制所述第一上拉节点与所述第一电压端之间连通，在所述第三下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通，在所述第四下拉节点的电位的控制下，控制所述第二上拉节点与所述第一电压端之间连通。

31、可选的，所述第一下拉控制电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管；所述第二下拉控制电路包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；

32、所述第一晶体管的栅极和所述第一晶体管的第一极都与所述第一控制电压端电连接，所述第一晶体管的第二极与所述第二晶体管的第一极电连接；

33、所述第二晶体管的栅极与所述第一上拉节点电连接，所述第二晶体管的第二极与第一电压端电连接；

34、所述第三晶体管的栅极与所述第一晶体管的第二极电连接，所述第三晶体管的第一极与所述第一控制电压端电连接，所述第三晶体管的第二极与所述第一下拉节点电连接；

35、所述第四晶体管的栅极与所述第一上拉节点电连接，所述第四晶体管的第一极与所述第一下拉节点电连接，所述第四晶体管的第二极与所述第一电压端电连接；

36、所述第五晶体管的栅极和所述第五晶体管的第一极都与所述第二控制电压端电连接，所述第五晶体管的第二极与所述第六晶体管的第一极电连接；

37、所述第六晶体管的栅极与所述第二上拉节点电连接，所述第六晶体管的第二极与第一电压端电连接；

38、所述第七晶体管的栅极与所述第五晶体管的第二极电连接，所述第七晶体管的第一极与所述第二控制电压端电连接，所述第七晶体管的第二极与所述第二下拉节点电连接；

39、所述第八晶体管的栅极与所述第二上拉节点电连接，所述第八晶体管的第一极与所述第二下拉节点电连接，所述第八晶体管的第二极与所述第一电压端电连接。

40、可选的，所述第一上拉控制电路包括第九晶体管和第十晶体管，所述第二上拉控制电路第十一晶体管和第十二晶体管；

41、所述第九晶体管的栅极和所述第九晶体管的第一极与所述第一控制电压端电连接，所述第九晶体管的第二极与所述第十晶体管的第一极电连接；

42、所述第十晶体管的栅极和所述第十晶体管的第二极与所述第一上拉节点电连接；

43、所述第十一晶体管的栅极和所述第十一晶体管的第一极与所述第二控制电压端电连接，所述第十一晶体管的第二极与所述第十二晶体管的第一极电连接；

44、所述第十二晶体管的栅极和所述第十二晶体管的第二极与所述第二上拉节点电连接。

45、可选的，所述第一驱动输出电路包括第一驱动输出晶体管、第二驱动输出晶体管、第三驱动输出晶体管和第四驱动输出晶体管；

46、所述第一驱动输出晶体管的栅极与所述第一上拉节点电连接，所述第一驱动输出晶体管的第一极与所述第一输出时钟信号端电连接，所述第一驱动输出晶体管的第二极与所述第一驱动信号输出端电连接；

47、所述第二驱动输出晶体管的栅极与所述第一上拉节点电连接，所述第二驱动输出晶体管的第一极与所述第二输出时钟信号端电连接，所述第二驱动输出晶体管的第二极与所述第二驱动信号输出端电连接；

48、所述第三驱动输出晶体管的栅极与所述第二上拉节点电连接，所述第三驱动输出晶体管的第一极与所述第三输出时钟信号端电连接，所述第三驱动输出晶体管的第二极与所述第三驱动信号输出端电连接；

49、所述第四驱动输出晶体管的栅极与所述第二上拉节点电连接，所述第四驱动输出晶体管的第一极与所述第四输出时钟信号端电连接，所述第四驱动输出晶体管的第二极与所述第四驱动信号输出端电连接。

50、可选的，所述第一驱动复位电路包括第一驱动复位晶体管和第二驱动复位晶体管，所述第二驱动复位电路包括第三驱动复位晶体管和第四驱动复位晶体管，所述第三驱动复位电路包括第五驱动复位晶体管和第六驱动复位晶体管，所述第四驱动复位电路包括第七驱动复位晶体管和第八驱动复位晶体管；

51、所述第一驱动复位晶体管的栅极与所述第一下拉节点电连接，所述第一驱动复位晶体管的第一极与所述第一驱动信号输出端电连接，所述第一驱动复位晶体管的第二极与第一电压端电连接；

52、所述第二驱动复位晶体管的栅极与所述第二下拉节点电连接，所述第二驱动复位晶体管的第一极与所述第一驱动信号输出端电连接，所述第二驱动复位晶体管的第二极与第一电压端电连接；

53、所述第三驱动复位晶体管的栅极与所述第一下拉节点电连接，所述第三驱动复位晶体管的第一极与所述第二驱动信号输出端电连接，所述第三驱动复位晶体管的第二极与第一电压端电连接；

54、所述第四驱动复位晶体管的栅极与所述第二下拉节点电连接，所述第四驱动复位晶体管的第一极与所述第二驱动信号输出端电连接，所述第四驱动复位晶体管的第二极与第一电压端电连接；

55、所述第五驱动复位晶体管的栅极与所述第三下拉节点电连接，所述第五驱动复位晶体管的第一极与所述第三驱动信号输出端电连接，所述第五驱动复位晶体管的第二极与第一电压端电连接；

56、所述第六驱动复位晶体管的栅极与所述第四下拉节点电连接，所述第六驱动复位晶体管的第一极与所述第三驱动信号输出端电连接，所述第六驱动复位晶体管的第二极与第一电压端电连接；

57、所述第七驱动复位晶体管的栅极与所述第三下拉节点电连接，所述第七驱动复位晶体管的第一极与所述第四驱动信号输出端电连接，所述第七驱动复位晶体管的第二极与第一电压端电连接；

58、所述第八驱动复位晶体管的栅极与所述第四下拉节点电连接，所述第八驱动复位晶体管的第一极与所述第四驱动信号输出端电连接，所述第八驱动复位晶体管的第二极与第一电压端电连接。

59、可选的，所述上拉节点控制电路包括第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；

60、所述第十五晶体管的栅极和所述第十五晶体管的第一极与所述输入端电连接，所述第十五晶体管的第二极与所述第一上拉节点电连接；

61、所述第十六晶体管的栅极与所述第四驱动信号输出端电连接，所述第十六晶体管的第一极与所述第一上拉节点电连接，所述第十六晶体管的第二极与第一电压端电连接；

62、所述第十七晶体管的栅极和所述第十七晶体管的第一极与所述第二驱动信号输出端电连接，所述第十七晶体管的第二极与所述第二上拉节点电连接；

63、所述第十八晶体管的栅极与所述复位端电连接，所述第十八晶体管的第一极与所述第二上拉节点电连接，所述第十八晶体管的第二极与第一电压端电连接。

64、可选的，所述第一帧复位电路包括第十九晶体管、第二十晶体管和第二十七晶体管，所述第二帧复位电路包括第二十一晶体管、第二十二晶体管和第二十八晶体管；

65、所述第十九晶体管的栅极与所述第一帧复位端电连接，所述第十九晶体管的第一极与所述第一上拉节点电连接，所述第十九晶体管的第二极与所述第一电压端电连接；

66、所述第二十晶体管的栅极与所述第一帧复位端电连接，所述第二十晶体管的第一极与所述第一驱动信号输出端电连接，所述第二十晶体管的第二极与所述第一电压端电连接；

67、所述第二十七晶体管的栅极与所述第一帧复位端电连接，所述第二十七晶体管的第一极与所述第二驱动信号输出端电连接，所述第二十七晶体管的第二极与所述第一电压端电连接；

68、所述第二十一晶体管的栅极与所述第二帧复位端电连接，所述第二十一晶体管的第一极与所述第二上拉节点电连接，所述第二十一晶体管的第二极与所述第一电压端电连接；

69、所述第二十二晶体管的栅极与所述第二帧复位端电连接，所述第二十二晶体管的第一极与所述第三驱动信号输出端电连接，所述第二十二晶体管的第二极与所述第一电压端电连接；

70、所述第二十八晶体管的栅极与所述第一帧复位端电连接，所述第二十八晶体管的第一极与所述第四驱动信号输出端电连接，所述第二十八晶体管的第二极与所述第一电压端电连接。

71、可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容，所述第三储能电路包括第三电容，所述第四储能电路包括第四电容；

72、所述第一电容的第一端与第一上拉节点电连接，所述第一电容的第二端与所述第一驱动信号输出端电连接；

73、所述第二电容的第一端与第一上拉节点电连接，所述第二电容的第二端与所述第二驱动信号输出端电连接；

74、所述第三电容的第一端与第二上拉节点电连接，所述第三电容的第二端与所述第三驱动信号输出端电连接；

75、所述第四电容的第一端与第二上拉节点电连接，所述第四电容的第二端与所述第四驱动信号输出端电连接。

76、可选的，所述上拉节点控制电路还包括第二十三晶体管、第二十四晶体管、第二十五晶体管和第二十六晶体管；

77、所述第二十三晶体管的栅极与所述第一下拉节点电连接，所述第二十三晶体管的第一极与所述第一上拉节点电连接，所述第二十三晶体管的第二极与所述第一电压端电连接；

78、所述第二十四晶体管的栅极与所述第二下拉节点电连接，所述第二十四晶体管的第一极与所述第一上拉节点电连接，所述第二十三晶体管的第二极与所述第一电压端电连接；

79、所述第二十五晶体管的栅极与所述第三下拉节点电连接，所述第二十五晶体管的第一极与所述第二上拉节点电连接，所述第二十五晶体管的第二极与所述第一电压端电连接；

80、所述第二十六晶体管的栅极与所述第四下拉节点电连接，所述第二十六晶体管的第一极与所述第二上拉节点电连接，所述第二十六晶体管的第二极与所述第一电压端电连接。

81、在第二个方面中，本发明实施例提供一种驱动模组，包括多级上述的驱动电路。

82、可选的，所述驱动电路中的上拉节点控制电路还分别与输入端、第四驱动信号输出端、复位端和第二驱动信号输出端电连接，用于在所述输入端提供的输入信号和所述第四驱动信号输出端提供的第四驱动信号的控制下，控制所述第一上拉节点的电位，在所述第二驱动信号输出端提供的第二驱动信号和所述复位端提供的复位信号的控制下，控制所述第二上拉节点的电位；

83、第n级驱动电路中的输入端与第n-1驱动电路中的第三驱动信号输出端电连接，第n级驱动电路中的输出端与第n+1驱动电路中的第二驱动信号输出端电连接；

84、n为正整数。

85、在第三个方面中，本发明实施例提供一种显示装置，包括上述的驱动模组。

86、在本发明至少一实施例中，通过同一下拉节点控制电路可以同时控制第一下拉节点的电位、第二下拉节点的电位、第三下拉节点的电位和第四下拉节点的电位，从而能够减少所述驱动电路采用的晶体管的个数，利于实现窄边框。