一种基于双比较器组的改进型随机时间数字转换器的制作方法

1.本发明属于集成电路领域领域，特别是涉及一种基于双比较器组的改进型随机时间数字转换器。背景技术：2.时间数字转换器(time-to-digital converter:tdc)作为一种高精度时间测量设备，其广泛应用于激光雷达测距、流量仪、示波器、医学影像、高能物理等众多领域。随着半导体工艺技术的不断进步，工艺节点的不断缩小，数字集成电路相比于模拟集成电路在响应速度、芯片面积、抗干扰能力、可移植性等方面表现出越来越明显的优势，这使得数字集成电路以及数模混合集成电路的设计得到了越来越多学者的关注。比如tdc在模数转换器、全数字锁相环以及频率合成器中越来越多的应用就足够说明了这一点。3.延时链型tdc作为一种最简单的时间数字转换器之一，其具有很快的转换速率，但同时却有着较低的测量分辨率。基于双延时链的游标型tdc、流水线型tdc以及逐次比较型tdc等，虽能实现亚门级时延的较高测量分辨率，但其一般也很难突破至亚皮秒，这是因为分辨率的进一步提高则会受到系统自身的各种噪声，以及工艺、电压、温度等随机变化带来的限制。4.与上述tdc不同的是，stdc则正是利用器件工艺的随机失配特性，来实现对输入时间差的精细量化。stdc电路主要由一组比较器、一组与之对应的d触发器以及加法器构成。由于stdc的量化阶梯是由这一组比较器的失调时间决定的，而这一组失调时间的概率分布又是服从高斯分布的，这也就意味着传统stdc的转移函数具有和高斯累积分布函数相同的特性。5.传统stdc的量化转移曲线是非线性的，尤其是在远离中心位置的两端处，这不仅一方面限制了传统stdc的动态测量范围，另一方面也恶化了传统stdc的有效测量分辨率。技术实现要素：6.本发明的目的是提供一种基于双比较器组的改进型随机时间数字转换器，以解决上述现有技术存在的问题。7.为实现上述目的，本发明提供了一种基于双比较器组的改进型随机时间数字转换器，包括：8.周期脉冲信号发生器，用于对输入信号上升沿进行周期性复制；9.全局失调时间设置电路，与所述周期脉冲信号发生器连接，用于产生相反的全局失调时间参考值；10.比较器组，与所述全局失调时间设置电路连接，用于产生代表输入时间差的随机二进制数；11.寄存器组，与所述比较器组连接，用于锁存所述比较器组的输出结果；12.加一加法器，与所述寄存器组连接，用于将所述寄存器组锁存的输出结果相加，输出最终的量化二进制数值。13.优选地，所述比较器组包括第一比较器组、第二比较器组，所述第一比较器组、第二比较器组包括相同数目的比较器；14.所述寄存器组包括第一寄存器组、第二寄存器组，所述第一寄存器组、第二寄存器组包括相同数目的d触发器、锁存器；15.所述比较器的数目和所述d触发器、锁存器的数目相同，且一一对应。16.优选地，所述周期脉冲信号发生器的第一输入端连接外部输入信号start；所述周期脉冲信号发生器的第二输入端连接外部输入信号stop；所述周期脉冲信号发生器的第三输入端连接外部使能信号en；17.所述周期脉冲信号发生器的第一输出端与所述全局失调时间设置电路的第二输入端连接；所述周期脉冲信号发生器的第二输出端与所述全局失调时间设置电路的第三输入端连接；18.所述周期脉冲信号发生器的第三输出端与第一寄存器组的第二输入端、第二寄存器组的第二输入端分别连接。19.优选地，所述全局失调时间设置电路的第一输入端连接外部输入参考时钟信号refclk1；所述全局失调时间设置电路的第四输入端连接外部输入参考时钟信号refclk2；所述全局失调时间设置电路的第一输出端的输出信号clk1连接至第一比较器组的第一输入端，同时也连接至第二比较器组的第二输入端；所述全局失调时间设置电路的第二输出端的输出信号clk2连接至第一比较器组的第二输入端，同时也连接至第二比较器组的第一输入端。20.优选地，所述第一比较器组的第一输出端连接所述第一寄存器组的第一输入端；21.所述第二比较器的第一输出端连接所述第二寄存器组的第一输入端。22.优选地，所述第一寄存器组的第一输出端、第二寄存器组的第一输出端均连接至加一加法器的输入端。23.优选地，所述周期脉冲信号发生器包括输入检测电路、脉冲复制电路、检测输出电路、控制逻辑电路；24.所述输入检测电路的第一输入端连接外部输入信号start，所述输入检测电路的第二输入端连接外部输入信号stop，所述输入检测电路的第三输入端连接至所述控制逻辑电路的第一输出端，所述输入检测电路的第一输出端连接至所述脉冲复制电路的第一输入端，所述输入检测电路的第二输出端连接至所述脉冲复制电路的第二输入端；25.所述脉冲复制电路的第一输出端连接至所述检测输出电路的第一输入端，所述脉冲复制电路的第二输出端连接至所述检测输出电路的第二输入端，所述脉冲复制电路的第三输出端连接至所述控制逻辑电路的第三输入端，所述脉冲复制电路的第四输出端连接至所述控制逻辑电路的第二输入端；26.所述检测输出电路的第三输入端连接至所述控制逻辑电路的第二输出端，所述检测输出电路的第一输出端连接至输出信号y1，所述检测输出电路的第二输出端连接至输出信号y2；27.所述控制逻辑电路的第一输入端连接外部输入使能信号en，所述控制逻辑电路的第三输出端连接至第一寄存器组、第二寄存器组的第二输入端。28.优选地，所述全局失调时间设置电路包括第一可调延时通路、第二可调延时通路、第一锁相环、第二锁相环；29.所述第一可调延时通路包括多路输出选择器、第一条压控延时链、第二条压控延时链、多路选择器；30.所述多路输出选择器的第一输入端连接输入信号y1，所述多路输出选择器的第二输入端连接外部输入信号s1，所述多路输出选择器的第一输出端连接至所述第一条压控延时链的第一输入端，所述多路输出选择器的第二输出端连接至所述第二条压控延时链的第一输入端；31.所述第一条压控延时链的第二输入端连接至所述第一锁相环的第一输出端，所述第一条压控延时链的第一输出端连接至所述多路选择器的第一输入端；32.所述第二条压控延时链的第二输入端连接至所述第一锁相环的第一输出端，所述第二条压控延时链的第一输出端连接至所述多路选择器的第二输入端；33.所述多路选择器的第三输入端连接至外部选择信号s1，所述多路选择器的第一输出端、多路选择器的第二输出端连接至输出信号clk1；34.所述第二可调延时通路包括多路输出选择器、第一条压控延时链、第二条压控延时链、多路选择器；35.所述多路输出选择器的第一输入端连接输入信号y2，所述多路输出选择器的第二输入端连接外部输入信号s1，所述多路输出选择器的第一输出端连接至所述第一条压控延时链的第一输入端，所述多路输出选择器的第二输出端连接至所述第二条压控延时链的第一输入端；36.所述第一条压控延时链的第二输入端连接至所述第二锁相环的第一输出端，所述第一条压控延时链的第一输出端连接至所述多路选择器的第一输入端；37.所述第二条压控延时链的第二输入端连接至所述第二锁相环的第一输出端，所述第二条压控延时链的第一输出端连接至所述多路选择器的第二输入端；38.所述多路选择器的第三输入端连接至外部选择信号s2，所述多路选择器的第一输出端、多路选择器的第二输出端连接至输出信号clk2；39.所述第一锁相环的第一输入端连接至外部输入信号refclk1；40.所述第二锁相环的第一输入端连接至外部输入信号refclk2。41.优选地，所述第一锁相环，用于调节所述第一可调延时通路中的压控延时链的时延；所述第二锁相环，用于调节所述第二可调延时通路中的压控延时链的时延。42.本发明的技术效果为：43.相比于传统stdc主要由一组比较器、一组与之对应的d触发器以及加法器构成，限制了动态测量范围，恶化了有效测量分辨率。本发明基于双比较器组的改进型stdc包括两个比较器组、两个相应的寄存器组以及一个加一加法器相级联构成，可以获得更大的动态测量范围，其动态测量范围增大到传统stdc的3倍；其线性度也得到了明显的改善，使得其在全数字锁相环以及数字频率合成器中的应用备受青睐。不仅如此，本发明中比较器的平均利用率相当于传统stdc的3倍，其理论测量分辨率也得到了进一步的提高。附图说明44.构成本技术的一部分的附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：45.图1为本发明实施例的电路结构框图；46.图2为本发明实施例的双输入双输出周期脉冲信号发生器的实现结构框图；47.图3为本发明实施例的全局失调时间设置电路的具体实现结构框图；48.图4为本发明实施例的比较器失调时间的等效概率密度分布图；49.图5为本发明实施例的等效转移函数曲线图。具体实施方式50.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。51.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。52.由于常规类型的tdc难以实现亚皮秒级的超高测量分辨率，且其分辨率往往还会受到噪声、工艺、电压、温度等随机波动的影响。而基于器件随机失配特性的传统stdc，由于其量化转移函数的非线性，不仅使得其动态测量范围受到限制，同时其有效分辨率也受到了影响，进而使得其性能大打折扣。为此，本实施例中阐述了一种基于双比较器组的改进型stdc，以实现一种具有超高分辨率的同时，还保持着较好线性度的时间数字转换器。53.一种基于双比较器组的改进型stdc，其主要由一个双输入双输出周期脉冲信号发生器、一个全局失调时间设置电路、两个比较器组、两个相应的寄存器组以及一个加一加法器相级联构成。其特征在于：54.双输入双输出周期脉冲信号发生器用来实现对两个输入上升沿的周期性复制，其有三个输入端和三个输出端。第一输入端连接一个外部输入信号“start”，第二输入端连接另一个外部输入信号“stop”，第三输入端连接外部使能信号“en”；其第一输出端连接至全局失调时间设置电路模块的第二输入端，第二输出端连接至全局失调时间设置电路模块的第三输入端，第三输出端则分别连接至第一寄存器组和第二寄存器组的第二输入端。55.全局失调时间设置电路模块，有四个输入端和两个输出端。第一输入端连接外部输入参考时钟信号“refclk1”，第二输入端连接至双输入双输出周期脉冲信号发生器的第一输出端，第三输入端连接至双输入双输出周期脉冲信号发生器的第二输出端，第四输入端连接外部输入参考时钟信号“refclk2”；其第一输出端的输出信号“clk1”连接至第一比较器组的第一输入端，同时也连接至第二比较器组的第二输入端，第二输出端的输出信号“clk2”则连接至第一比较器组的第二输入端，同时也连接至第二比较器组的第一输入端。56.第一比较器组用来产生一组代表其输入时间差的随机二进制数，其有两个输入端和一个m位宽的输出端。其第一输入端连接至全局失调时间设置电路模块第一输出端的输出信号“clk1”，其第二输入端连接至全局失调时间设置电路模块第二输出端的输出信号“clk2”；其输出端连接至第一寄存器组的第一输入端。57.第二比较器组也是用来产生一组代表其输入时间差的随机二进制数，其有两个输入端和一个m位宽的输出端。其第一输入端连接至全局失调时间设置电路模块第二输出端的输出信号“clk2”，其第二输入端连接至全局失调时间设置电路模块第一输出端的输出信号“clk1”；其输出端连接至第二寄存器组的第一输入端。58.第一寄存器组则是用来锁存第一比较器组的输出结果，其有两个输入端和一个输出端，其中第一输入端和输出端的位宽均为m。其第一输入端连接至第一比较器组的输出端，第二输入端连接至双输入双输出周期脉冲信号发生器第三输出端的输出信号“clk”；其输出端连接至加一加法器的输入端。59.第二寄存器组则是用来锁存第二比较器组的输出结果，其有两个输入端和一个输出端，其中第一输入端和输出端的位宽均为m。其第一输入端连接至第二比较器组的输出端，第二输入端连接至双输入双输出周期脉冲信号发生器第三输出端的输出信号“clk”；其输出端连接至加一加法器的输入端。60.第一比较器组和第二比较器组完全一样，它们有着完全相同结构和数量的比较器。61.第一寄存器组和第二寄存器组也完全一样，它们有着完全相同结构和数量的d触发器或锁存器。62.两组比较器中比较器的数目和两组寄存器中d触发器或锁存器的数量是相同的，且是一一对应的。63.加一加法器其用来将两组寄存器锁存下来的两组数据相加，最后得到一个n-bit的二进制码输出，其有一个2m位宽的输入端和一个输出端。其输入端分别连接至两个寄存器组的输出端；其输出端“out”则输出最终的n-bit量化二进制数值。其中m与n的关系如下：m＝2n-1。64.双输入双输出周期脉冲信号发生器，其由输入检测电路、脉冲复制电路、检测输出电路以及控制逻辑电路构成。65.输入检测电路用来检测两个外部输入信号的上升沿，并将其输出到脉冲复制电路的相应输入端，其有三个输入端和两个输出端。其第一输入端连接外部输入信号“start”，第二输入端连接外部输入信号“stop”，第三输入端也即复位端连接至控制逻辑电路的第一输出端；其第一输出端连接至脉冲复制电路的第一输入端，第二输出端连接至脉冲复制电路的第二输入端。66.脉冲复制电路用来实现对两个输入信号上升沿的周期性复制，其有两个输入端和四个输出端。其第一输入端连接至输入检测电路的第一输出端，第二输入端连接至输入检测电路的第二输出端；其第一输出端连接至检测输出电路的第一输入端，其第二输出端连接至检测输出电路的第二输入端，其第三输出端连接至控制逻辑电路的第三输入端，其第四输出端连接至控制逻辑电路的第二输入端。67.检测输出电路用来检测脉冲复制电路周期性输出的上升沿，其有三个输入端和两个输出端。其第一输入端连接至脉冲复制电路的第一输出端，第二输入端连接至脉冲复制电路的第二输出端，第三输入端连接至控制逻辑电路的第二输出端；其第一输出端连接至输出信号“y1”，其第二输出端连接至输出信号“y2”。68.控制逻辑电路用来控双输入双输出周期脉冲信号发生器输出的脉冲信号的周期大小以及脉冲周期个数，其有三个输入端和三个输出端。其第一输入端连接外部输入使能信号“en”，第二输入端连接至脉冲复制电路的第四输出端，第三输入端连接至脉冲复制电路的第三输出端；其第一输出端连接至输入检测电路的第三输入端，第二输出端连接至检测输出电路的第三输入端，第三输出端连接至第一寄存器组和第二寄存器组的第二输入端。69.全局失调时间设置电路由两路结构完全一样的可调延时通路(第一可调延时通路、第二可调延时通路)以及两个锁相环pll1和pll2(phase-locked loop:pll)构成。70.第一可调延时通路由一个多路输出选择器(demultiplexer:dmux)，两条压控延时链和一个多路选择器(multiplexer:mux)构成。71.多路输出选择器由两个输入端和两个输出端，第一输入端连接输入信号“y1”，第二输入端连接外部输入信号“s1”；其第一输出端连接至第一条压控延时链的第一输入端，第二输出端连接至第二条压控延时链的第一输入端。72.第一条压控延时链有两个输入端和一个输出端，其第一输入端连接至多路输出选择器的第一输出端，第二输入端连接至第一锁相环ppl1的输出端；其输出端连接至多路选择器的第一输入端。73.第二条压控延时链有两个输入端和一个输出端，其第一输入端连接至多路输出选择器的第二输出端，第二输入端连接至第一锁相环ppl1的输出端；其输出端连接至多路选择器的第二输入端。74.多路选择器有三个输入端和两个输出端，其第一输入端连接至第一压控延时链的输出端，第二输入端连接至第二压控延时链的输出端，第三输入端连接至外部选择信号“s2”；其输出端连接至输出信号“clk1”。75.第二可调延时通路同样由一个多路输出选择器(demultiplexer:dmux)，两条压控延时链和一个多路选择器(multiplexer:mux)构成。76.多路输出选择器由两个输入端和两个输出端，第一输入端连接输入信号“y2”，第二输入端连接外部输入信号“s1”；其第一输出端连接至第一条压控延时链的第一输入端，第二输出端连接至第二条压控延时链的第一输入端。77.第一条压控延时链有两个输入端和一个输出端，其第一输入端连接至多路输出选择器的第一输出端，第二输入端连接至第二锁相环ppl2的输出端；其输出端连接至多路选择器的第一输入端。78.第二条压控延时链有两个输入端和一个输出端，其第一输入端连接至多路输出选择器的第二输出端，第二输入端连接至第二锁相环ppl2的输出端；其输出端连接至多路选择器的第二输入端。79.多路选择器有三个输入端和两个输出端，其第一输入端连接至第一压控延时链的输出端，第二输入端连接至第二压控延时链的输出端，第三输入端连接至外部选择信号“s2”；其输出端连接至输出信号“clk2”。80.第一锁相环pll1用来调节第一可调延时通路中的压控延时链的时延，其有一个输入端和一个输出端。其输入端连接至外部输入信号“refclk1”，其输出端连接至第一可调延时通路中的第一压控延时链和第二压控延时链的第二输入端。81.第二锁相环pll2用来调节第二可调延时通路中的压控延时链的时延，其有一个输入端和一个输出端。其输入端连接至外部输入信号“refclk2”，其输出端连接至第二可调延时通路中的第一压控延时链和第二压控延时链的第二输入端。82.第一比较器组由一组相并联的比较器构成，它们的第一输入端连在一起，第二输入端也都连在一起；它们的输出端则分别连接至与其对应的一个d触发器或锁存器的第一输入端，也即数据输入端。83.第二比较器组同样由一组相并联的比较器构成，它们的第一输入端连在一起，第二输入端也都连在一起；它们的输出端则分别连接至与其对应的一个d触发器或锁存器的第一输入端，也即数据输入端。84.第一寄存器组有一组相同数目的d触发器或锁存器并联构成，它们的输入端连接分别至与其对应的一个比较器的输出端，它们的输出端则连接至加一加法器的输入端。85.第二寄存器组同样有一组相同数目的d触发器或锁存器并联构成，它们的输入端连接至与其对应的一个比较器的输出端，它们的输出端则连接至加一加法器的输入端。86.加一加法器是采用基于3-2压缩器的wallace tree算法实现的。87.实施例一88.如图1所示，本实施例中提供一种基于双比较器组的改进型随机时间数字转换器，包括：一个双输入双输出周期脉冲信号发生器，一个全局失调时间设置电路，两个比较器组，两个寄存器组，以及一个加一加法器。89.由于图3所示全局失调时间设置电路中，任一可调延时通路中的两条压控延时链间的时延成3倍的关系。不妨，假设其中的第二压控延时链的时延是第一压控延时链时延的3倍。这一点通过合理的设置这两条延时链中压控延时单元的数目便可实现。90.在输入待测信号到来前，首先通过调节两个外部参考输入时钟“refclk1”和“refclk2”，使得图3所示全局失调时间设置电路的第一可调延时通路中第一压控延时链的时延，与第二可调延时通路中第一压控延时链的时延之间的时间差，调整为由失配引起的该比较器随机失调时间的标准差，不妨记为t1。91.若记t2为第一可调延时通路中第二压控延时链的时延，与第二可调延时通路中第二压控延时链时延间的时间差，则由上述分析可得t2＝3×t1。如此一来，图1的基于双比较器组的改进型随机时间数字转换器中比较器的随机失调时间的等效概率密度曲线上便出现了一段近似水平的线段，如图4中的黑实线所示。图4中的4条黑虚线代表的是改进型随机时间数字转换器中两组比较器的随机失调时间概率密度函数曲线分别向左向右平移了t1和t2后得到的。与图4中的黑实线相对的则是图5中的代表该改进型随机时间数字转换器的等效转移函数曲线图。92.接着当输入使能信号“en”变为高电平后，图2所示双输入双输出周期脉冲信号发生器中控制逻辑电路的第一输出端便会输出高电平，从而使输入检测电路进入工作模式，以随时准备着输入信号的到来。93.当图2所示双输入双输出周期脉冲信号发生器中的输入检测电路检测到两个输入信号的上升沿到来后，便会将这两个输入上升沿传输至其后的脉冲复制电路中。94.当这两个输入上升沿进入到脉冲复制电路中后便会在该脉冲复制电路中周而复始的循环下去。最后通过检测输出电路输出至全局失调时间设置电路。95.通过控制逻辑电路对检测输出电路的控制，可实现对输出脉冲个数以及脉冲周期时长的控制。对于本实施例提出的基于双比较器组的改进型随机时间数字转换器而言，该双输入双输出周期脉冲信号发生器只需要对每一对输入上升沿复制两次即可。96.假设在当第一对复制出的上升沿到达全局失调时间设置电路时，选择控制信号“s1”和“s2”均为低电平，此时这对输入上升沿便会分别经过图3中所示的两个可调延时通路中的第一压控延时链，传输至后一级电路。97.当上述第一对复制的上升沿到达随后的两个比较器组时，考虑到由器件失配所引起的比较器间失调时间的随机性，这两组比较器便会根据这两个上升沿等效到来的先后顺序，给出相应的输出逻辑值“0”或“1”。98.然后双输入双输出周期脉冲信号发生器的第三输出端的输出信号“clk”便会变为高电平，将这两组比较器的输出逻辑值锁存到其后的两个寄存器组中。最后经加一加法器处理后，得到一个n位的二进制数。99.接着当由双输入双输出周期脉冲信号发生器复制出的第二对输入上升沿到达全局失调时间设置电路时，选择控制信号“s1”和“s2”则均变为高电平，此时这对输入上升沿便会分别经过图3所示全局失调时间设置电路的两个可调延时通路中的第二压控延时链，传输至后一级电路。100.当上述第二对复制的上升沿到达随后的两个比较器组时，这两组比较器同样会根据其等效到来的先后顺序，给出相应的输出逻辑值“0”或“1”。101.然后双输入双输出周期脉冲信号发生器的第三输出端的输出信号“clk”则会再次变为高电平，将这两组比较器的输出逻辑值锁存到其后的两个寄存器组中。最后经加一加法器处理后，再次得到一个n位的二进制数。102.最后再将这两个n位的二进制数相加得到一个(n+1)位的二进制数，该量化值二进制数代表了这两个输入上升沿之间的时间差。103.以上所述，仅为本技术较佳的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应该以权利要求的保护范围为准。