一种数字时间转换装置及方法

1.本发明涉及数字信号处理技术领域，特别涉及一种数字时间转换装置及方法。背景技术：2.数字时间转换(dtc，digital time convert)技术在电路中有很广泛的应用。现有技术中实现时间间隔产生的方法有很多，根据实现方式的不同可以划分为模拟方法和数字方法。使用数字方法构建的时间间隔产生系统，具有较好的温度稳定性，有益于大规模集成。目前，高分辨率的时间间隔产生系统主要是利用asic(application specific integrated circuit，专用集成电路)芯片实现。3.但是，利用asic芯片实现数字时间转换系统，具有生产成本高、开发周期长、灵活性差等问题。技术实现要素：4.本发明实施例提供了一种数字时间转换装置及方法，用以解决现有技术中利用asic芯片实现数字时间转换系统存在生产成本高、开发周期长、灵活性差等问题。5.一方面，本发明实施例提供了一种数字时间转换装置，包括fpga芯片，fpga芯片内部具有：6.数据处理模块，用于根据输入的数据确定配置参数，配置参数中包括计数设定值；7.粗时间间隔产生模块，包括两个计数器，两个计数器的计数值分别达到对应的计数设定值后输出高电平；8.细时间间隔产生模块，包括两个延时链，两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。9.另一方面，本发明实施例提供了一种数字时间转换方法，包括：10.采用fpga芯片根据输入的数据确定配置参数，配置参数中包括计数设定值；11.采用fpga芯片中的两个计数器进行计数，当两个计数器的计数值分别达到对应的计数设定值后输出高电平；12.采用fpga芯片中的两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。13.本发明中的一种数字时间转换装置及方法，具有以下优点：14.与asic芯片相比，基于fpga的高分辨率数字时间转换器生产成本低，开发周期短，灵活性高。附图说明15.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。16.图1为本发明实施例提供的一种数字时间转换装置的功能模块示意图；17.图2为本发明实施例提供的细时间间隔产生模块的功能模块示意图；18.图3为本发明实施例提供的细时间间隔产生模块的电路图；19.图4为本发明实施例提供的粗时间间隔产生模块和细时间间隔产生模块的电路图；20.图5为本发明实施例提供的fpga芯片内部寄存器传输级电路图；21.图6为本发明实施例提供的一种数字时间转换方法的流程图。具体实施方式22.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。23.图1为本发明实施例提供的一种数字时间转换装置的功能模块示意图。本发明实施例提供了一种数字时间转换装置，包括fpga芯片，fpga芯片内部具有：24.数据处理模块，用于根据输入的数据确定配置参数，配置参数中包括计数设定值；25.粗时间间隔产生模块，包括两个计数器，两个计数器的计数值分别达到对应的计数设定值后输出高电平；26.细时间间隔产生模块，包括两个延时链，两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。27.示例性地，需要的时间间隔预设信息可以预先传入数据处理模块中，传入的数据经过解码后可形成配置参数。28.在本发明的实施例中，fpga芯片可以采用xilinx公司生产的kintex-7系列的fpga芯片，可以采用该芯片内部的可编程绝对输入输出单元形成延时链。具体地，每个延时链均包括输入延时模块(idelay2模块)和输出延时模块(odelay2模块)，两个模块串联形成延时链，如图2所示。29.上述idelay2模块和odelay2模块是可编程的31阶延迟单元，延迟参数可以参考xilinx公司生产的kintex-7系列fpga输入输出模块用户手册。idelaye2模块和odelay2模块是含有31级延时单元的循环延时补偿模块，idelay2模块可用于对fpga芯片内部的逻辑信号进行指定分辨率的延时，odelay2模块用于对fpga芯片的输出信号进行延时，fpga芯片可直接访问idelay2模块和odelay2模块。30.在一种可能的实施例中，细时间间隔产生模块还包括延时控制模块，延时控制模块用于采用输入参考时钟对两个延时链中的延时单元进行校准。31.示例性地，idelay2模块和odelay2模块中每个延时单元的延时分辨率均由延时控制模块(idelayctrl模块)提供的输入参考时钟进行补偿校准。32.如图2所示，idelayctrl模块基于输入参考时钟对idelay2模块和odelay2模块中延时单元的延时时间进行校准，以减少电压和温度对延时单元精度的影响。idelay2模块和odelay2模块必须配合idelayctrl模块一起使用，当创建两组单位延时时间不同的延时链时，需要两组idelayctrl模块进行时间校准(下称idelayctrla模块和idelayctrlb模块)。33.粗时间间隔产生模块的输出的高电平信号输入idelay2模块，信号经idelay2模块延时后进入odelay2模块延时并输出。idelay2模块和odelay2模块串联形成延时链。34.如图3所示，使用差分延时法，通过上述方式可以将idelay2模块(包含多个单位延时时间为τa的延时单元和一个多路选择器(mux模块))和odelay2模块(包含多个单位延时时间为τa的延时单元和一个多路选择器(mux模块))串联，形成一个延时链：延时链a。然后将具有与延时链a不同单位延时时间的idelay2模块(包含多个单位延时时间为τb的延时单元和一个多路选择器(mux模块))和odelay2模块(包含多个单位延时时间为τb的延时单元和一个多路选择器(mux模块))串联，形成另一个延时链：延时链b。由此方法构成的数字时间转换装置的分辨率由两条延时链的单位延时时间的差值决定(δτ＝τb-τa)。35.使用差分延时法，可以对fpga芯片内部进行合理布局布线，以抵消布线延时和器件延时，使产生的时间间隔更精准。36.在一种可能的实施例中，配置参数还包括延时级数，延时链包括多路选择器和多个延时单元，多个延时单元依次串联，多路选择器用于控制与数量延时级数相同的延时单元接入延时链中。37.示例性地，如图4和5所示，粗时间间隔产生模块由两个计数器cnt_time1和cnt_time2组成，两个计数器使用同一时钟srefclk，由spulse作为两个计数器的使能信号。当计数器的计数值达到计数设定值后，输出高电平信号进入图3所示的细时间间隔产生模块。细时间间隔产生模块由多路选择器选择数量与延时级数相同的延时单元接入延时链，输出的两个阶跃信号sstart(或称step1)和sstop(或称step2)之间的时间间隔即为所需时间间隔，即粗时间间隔(tcoarse)和细时间间隔(tfine)之和。38.数据处理模块确定配置参数后，计数器将计数设定值设为计数阈值，数据处理模块将两个延时链配置为可变延迟模式，在多路选择器完成对延时单元接入数量的控制后，延时链退出可变延迟模式。39.具体地，上位机将所需时间间隔数据传送给fpga芯片的数据处理模块，数据处理模块首先计算得到cnta、cntb、m、n的值。cnta、cntb直接传送到粗时间间隔产生模块，分别作为计数器a和计数器b的计数阈值。数据处理模块还通过将两条延时链的参数ld设置为1使idelay2模块和odelay2模块配置为可变延时模式(var_load)，当数据配置完成后，参数ld置0，延时链退出可变延迟模式。40.在一种可能的实施例中，还包括：差分时钟模块，用于向fpga芯片提供时钟信号。41.示例性地，fpga模块还包括：时钟缓冲器，用于对差分时钟模块输入的时钟信号进行缓冲处理；模式时钟管理器，用于对缓冲后的时钟信号进行倍频处理，获得两个不同频率的输入参考时钟，两个不同频率的输入参考时钟分别用于两个延时控制模块对两个延时链中的延时单元进行校准。42.在本发明的实施例中，差分时钟模块输入的差分时钟信号输入时钟缓冲器(ibufds)进行缓冲后进入模式时钟管理器(mmcm)进行倍频处理，产生300mhz和400mhz两个时钟信号。将400mhz的时钟信号作为fpga芯片的全局时钟和idelayctrla模块的输入参考时钟，将300mhz的时钟信号作为idelayctrlb模块的输入参考时钟。idelayctrla模块调节延时链a的单位延时时间，idelayctrlb模块调节延时链b的单位延时时间。43.延时链a采用400mhz的输入参考时钟，根据kintex-7系列fpga直流交流转换特性说明书可知每级延时单元的单位延时时间τa＝39ps，延时链b采用300mhz的输入参考时钟，可知每级延时单元的单位延时时间τb＝52ps。则该装置的最小时间间隔分辨率δτ＝τb-τa＝13ps。44.粗时间间隔产生模块的计数时钟为400mhz，可知粗时间间隔分辨率t0＝1/f＝2.5ns。45.为保证该装置的线性度，产生的细时间间隔应具有连续性，因此延时链中延时单元级数应不小于m(m＝t0/τb-1＝47)。且δτ应满足τb时间间隔的连续性，即因此能产生的δτ的个数不小于n(n＝τb/δτ-1＝3)。因此最小需要的延时单元级数为m+n＝50。由于本发明中每个idelay2模块和odelay2模块都具有31级延时单元，因此idelay2模块和odelay2模块串联后，可以组成具有62级延时单元的延时链，满足装置线性度的要求。46.设所需产生的时间间隔大小为t，cnta、cntb为粗时间间隔产生模块中两个计数器的配置参数，t0为单位粗时间间隔，m、n分别为延时链a与延时链b中多路选择器选择的延时单元的级数，τa、τb分别为延时链a和延时链b的单位延时时间，该装置的最小时间间隔分辨率δτ＝τb-τa，％为相除取余，则有：[0047][0048]cntb-cnta的值直接决定了粗时间间隔的大小，为了简化设计，一般取cnta＝0，故可得粗时间间隔和细时间间隔的配置参数：[0049][0050]上位机提供所需时间间隔的输入，并将时间间隔数据传送给fpga芯片，fpga芯片中的数据处理模块通过上述运算将配置参数配置到fpga芯片的粗时间间隔产生模块和细时间间隔产生模块。[0051]在一种可能的实施例中，fpga芯片内部还包括：通信模块，用于接收上位机发送的数据，并将接收的数据发送至数据处理模块。[0052]示例性地，通信模块采用uart协议与上位机通信，以接收上位机发送的数据。[0053]本发明实施例还提供了一种数字时间转换方法，如图6所示，方法包括：[0054]采用fpga芯片根据输入的数据确定配置参数，配置参数中包括计数设定值；[0055]采用fpga芯片中的两个计数器进行计数，当两个计数器的计数值分别达到对应的计数设定值后输出高电平；[0056]采用fpga芯片中的两个延时链分别对两个计数器输出的高电平进行延时处理，并输出相应的阶跃信号，两个阶跃信号之间的时间间隔为与输入数据处理模块的数据对应的时间间隔。[0057]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。[0058]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。