一种面向单光子激光雷达应用的高计数率时间数字转换器

1.本发明属于时间数字转换技术领域，尤其涉及面向单光子激光雷达应用的基于现场可编程门阵列的高计数率时间数字转换器及其控制方法。背景技术：2.单光子激光雷达在环境监测、大气遥感、三维成像等领域具有广泛的应用前景。激光雷达的回波信号强度受大气耗散的指数衰减项影响，同时与探测距离的平方成反比，因此具有极大的动态范围。使用多通道单光子探测器既可以有效接收远场处微弱的回波信号，又可以增大接收系统的饱和计数率，避免近场处的信号失真。但多通道探测器产生的大量探测信号同时也给光子飞行时间信息的采集和传输带来了巨大的挑战。3.单光子激光雷达从探测信号到达时间的统计直方图中提取有效信息，对单个探测信号的到达时间并不敏感。而通用的时间数字转换器(time-to-digital converter,tdc)需要输出每一个探测事件的时间信息，当信号的计数率较高时将产生海量的冗余数据，耗费较长的传输时间，降低激光雷达的工作效率，从而限制了激光雷达接收系统向更多通道的拓展。技术实现要素：4.鉴于上述问题，本发明提供了一种面向单光子激光雷达应用的高计数率时间数字转换器及其控制方法，以期至少能够解决上述问题之一。5.根据本发明的实施例，提供了一种面向单光子激光雷达应用的高计数率时间数字转换器，包括：6.存储模块，用于存储激光雷达回波信号的时间分布直方图，其中，存储模块的地址对应光子飞行时间，存储模块的数据表示光子总计数；7.累加模块，用于读出已统计的某个时间间隔内的光子计数数据，将本周期内新到达的光子信号数量与某个时间间隔内的光子计数数据相加，得到新的光子总计数，并将新的光子总计数写回存储模块；8.地址生成模块，用于在时间数字转换器工作期间输出与时间分布直方图中的时间间隔对应的存储器地址值。9.根据本发明的实施例，上述存储模块使用现场可编程门阵列的片内存储器；10.其中，存储模块的每个地址中能够存储时间分布直方图中连续多个时间间隔内的光子总计数，进而使得存储模块一次读写操作能够更新多个时间间隔内的光子计数数据。11.根据本发明的实施例，上述累加模块包含第一加法器、第二加法器和多个通道整形器。12.根据本发明的实施例，上述通道整形器用于对接收到的探测信号进行处理并输出整形后的信号；13.其中，通道整形器用于对接收到的探测信号进行处理并输出整形后的信号包括：14.通道整形器接收探测信号，并将整形信号初始为低电平；15.在对应的探测信号上升沿之后的第一个时钟下降沿，通道整形器将低电平变为高电平；16.在对应的探测信号上升沿之后的第二个时钟下降沿，通道整形器将高电平变回低电平；17.通道整形器输出整形后的信号。18.根据本发明的实施例，上述第一加法器接收整形后的信号，并在每个时钟的上升沿计算存储模块的当前地址i内新增的总计数；19.第二加法器在第4*i+3个时钟上升沿读出存储模块的当前地址i内的数据，在第4*i+3个时钟下降沿计算新数据，在第4*i+4个时钟上升沿将新数据写回存储模块中，其中，i为正整数。20.根据本发明的实施例，上述地址生成模块包括分频器、计数器和计时器。21.根据本发明的实施例，上述分频器用于对时钟进行分频；22.其中，计数器用于对分频后的时钟进行计数，并将计数结果作为存储模块的地址。23.根据本发明的实施例，上述计时器在高计数率时间数字转换器开始采集时输出高电平，并维持上位机设置的采集时间后输出低电平；24.计时器的输出与参考信号作与运算，得到受控参考信号；25.计数器的计数值在受控参考信号的上升沿到达时重置为预设值。26.根据本发明的实施例，上述累加模块根据激光雷达系统的时间测量分辨率设置累加模块的时钟频率；27.其中，地址生成器的时钟频率与累加模块的时钟频率相同。28.根据本发明的实施例，提供了一种面向单光子激光雷达应用的高计数率时间数字转换器的控制方法，应用于上述高计数率时间数字转换器，包括：29.根据上位机的设置指令，通过高计数率时间数字转换器对现场可编程门阵列的采集时间进行设置；30.在高计数率时间数字转换器的现场可编程门阵列接收到上位机的开始指令的情况下，通过高计数率时间数字转换器将存储模块内的数据进行清零；31.在高计数率时间数字转换器的存储模块数据清零完成的情况下，高计数率时间数字转换器命令计数器开始工作，并根据外部输入的参考信号，将高计数率时间数字转换器的计数器输出的地址进行清零；32.将高计数率时间数字转换器的计数器输出的地址随时间递增，通过高计数率时间数字转换器利用累加模块将最新的时间分布直方图数据实时更新写进存储模块内；33.根据现场可编程门阵列设置的采集时间，在高计数率时间数字转换器利用计时器输出低电平的情况下，通过高计数率时间数字转换器不再对计数器的输出地址值进行清零操作，将计数器的输出地址值维持在预设最大值处，并保持存储模块的预设地址范围内的数据不变；34.高计数率时间数字转换器将存储模块的预设地址范围内的数据依次读出，并绘制新的时间分布直方图。35.本发明通过在现场可编程门阵列内实时统计时间分布直方图，避免了大量冗余信息的传输，极大提高了计数率，降低了数据传输时间，有利于单光子激光雷达的多通道扩展。附图说明36.图1是根据本发明实施例的高计数率时间数字转换器的逻辑示意图；37.图2是根据本发明实施例的累加模块的原理图；38.图3是根据本发明实施例的地址生成模块的原理图；39.图4是根据本发明实施例的高计数率时间数字转换器的控制方法流程图。40.图5是根据本发明实施例的高计数率时间数字转换器的关键信号时序图；41.附图标记说明：42.存储模块11、累加模块12、地址生成模块13、整形器121、第一加法器122、第二加法器123、分频器131、计时器132、计数器133。具体实施方式43.为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。44.图1是根据本发明实施例的高计数率时间数字转换器的逻辑示意图；45.如图1所示，本发明提供的面向单光子激光雷达应用的高计数率时间数字转换器包括存储模块11、累加模块12以及地址生成模块13。46.存储模块11，用于存储激光雷达回波信号的时间分布直方图，其中，存储模块的地址对应光子飞行时间，存储模块的数据表示光子总计数。47.累加模块12，用于读出已统计的某个时间间隔内的光子计数数据，将本周期内新到达的光子信号数量与某个时间间隔内的光子计数数据相加，得到新的光子总计数，并将新的光子总计数写回存储模块。48.地址生成模块13，用于在时间数字转换器工作期间输出与时间分布直方图中的时间间隔对应的存储器地址值。49.本发明提供的上述面向单光子激光雷达应用的基于现场可编程门阵列的高计数率时间数字转换器可以在fpga芯片内实现了时间分布直方图的实时统计，避免了大量冗余信息的传输，提高了单光子激光雷达的工作效率；同时对总计数率极高的多通道单光子探测信号可以准确采集，有利于单光子激光雷达接收端的多通道扩展。50.同时，本发明公开了一种基于现场可编程门阵列的高计数率时间数字转换器的实现方法，可以满足面向多通道单光子激光雷达应用的需求。该方法包括存储模块、累加模块和地址生成模块。其中存储模块用于存储信号的时间分布直方图；累加模块负责读出指定时间内n个通道(通道整形器)的信号计数数据，并实时更新存储模块的数据；而地址生成模块则输出与时间分布直方图中的时间间隔对应的存储模块地址值。本发明通过在现场可编程门阵列内实时统计时间分布直方图，避免了大量冗余信息的传输，极大提高了计数率，降低了数据传输时间，有利于单光子激光雷达的多通道扩展。51.根据本发明的实施例，上述存储模块使用现场可编程门阵列的片内存储器。52.存储模块的每个地址中能够存储时间分布直方图中连续多个时间间隔内的光子总计数，进而使得存储模块一次读写操作能够更新多个时间间隔内的光子计数数据。53.例如，存储模块的地址i中可以存储时间分布直方图中连续k个时间间隔内的光子总计数{ck*i,ck*i+1,…,ck*i+k-1}，使得存储器的一次读写操作可以更新多个时间间隔内的光子计数数据，其中，c表示当前的总光子数，k为正整数书，i为大于或等于0的整数。54.图2是根据本发明实施例的累加模块的原理图。55.如图2所示，上述累加模块包含第一加法器122、第二加法器123和多个通道整形器121。56.根据本发明的实施例，上述通道整形器用于对接收到的探测信号进行处理并输出整形后的信号。57.通道整形器用于对接收到的探测信号进行处理并输出整形后的信号包括：58.通道整形器接收探测信号，并将整形信号初始为低电平。59.在对应的探测信号上升沿之后的第一个时钟下降沿，通道整形器将低电平变为高电平。60.在对应的探测信号上升沿之后的第二个时钟下降沿，通道整形器将高电平变回低电平。61.通道整形器输出整形后的信号。62.根据本发明的实施例，上述第一加法器接收整形后的信号，并在每个时钟的上升沿计算存储模块的当前地址i内新增的总计数。63.第二加法器在第4*i+3个时钟上升沿读出存储模块的当前地址i内的数据，在第4*i+3个时钟下降沿计算新数据，在第4*i+4个时钟上升沿将新数据写回存储模块中，其中，i为正整数。64.累加模块首先对n通道探测信号进行整形，n通道整形信号初始为低电平，在对应的探测信号上升沿之后的第一个时钟下降沿变为高电平，在对应的探测信号上升沿之后的第二个时钟下降沿变回低电平。对整形后的信号，在每个时钟的上升沿计算当前新增的总计数{nk*i,nk*i+1,…,nk*i+k-1}，在第k*i+k-1个时钟上升沿读出存储器当前地址内的数据{ck*i,ck*i+1,…,ck*i+k-1}，在第k*i+k-1个时钟下降沿计算新数据{nk*i+ck*i,nk*i+1+ck*i+1,…,nk*i+k-1+ck*i+k-1}，在第k*i+k个时钟上升沿将新数据写回存储器中，其中，n表示新增的光子数，n+c表示新的光子数，n和k均为正整数。65.图3是根据本发明实施例的地址生成模块的原理图。66.如图3所示，上述地址生成模块包括分频器131、计时器132和计数器133。67.根据本发明的实施例，上述分频器131用于对时钟进行分频。68.计数器133用于对分频后的时钟进行计数，并将计数结果作为存储模块的地址。69.根据本发明的实施例，上述计时器在高计数率时间数字转换器开始采集时输出高电平，并维持上位机设置的采集时间后输出低电平。70.计时器的输出与参考信号作与运算，得到受控参考信号。71.计数器的计数值在受控参考信号的上升沿到达时重置为预设值。72.根据本发明的实施例，地址生成模块包括分频器、计数器和计时器。分频器对时钟进行k分频，计数器对分频后的时钟进行计数，作为存储器的地址。当计数到达设定的最大值p时停止计数。通过控制分频时钟的相位，使累加模块在读出旧数据、写入新数据的两个时钟内地址保持不变。计时器在tdc开始采集时输出高电平，维持上位机设置的采集时间t后输出低电平。计时器的输出与参考信号作与运算，得到受控参考信号。计数器的计数值在受控参考信号的上升沿到达时重置为0。73.上述分频器对时钟进行k分频，计数器对分频后的时钟进行计数，作为存储器的地址。当计数到达设定的最大值p时停止计数。通过控制分频时钟的相位，使累加模块在读出旧数据、写入新数据的两个时钟内地址保持不变。计时器在tdc开始采集时输出高电平，维持上位机设置的采集时间t后输出低电平。计时器的输出与参考信号作与运算，得到受控参考信号。计数器的计数值在受控参考信号的上升沿到达时重置为0。74.根据本发明的实施例，上述累加模块根据激光雷达系统的时间测量分辨率设置累加模块的时钟频率。75.地址生成器的时钟频率与累加模块的时钟频率相同。76.图4是根据本发明实施例的高计数率时间数字转换器的控制方法流程图。77.如图4所示，上述面向单光子激光雷达应用的高计数率时间数字转换器的控制方法包括操作s410～操作s460。78.在操作s410，根据上位机的设置指令，通过高计数率时间数字转换器对现场可编程门阵列的采集时间进行设置；79.在操作s420，在高计数率时间数字转换器的现场可编程门阵列接收到上位机的开始指令的情况下，通过高计数率时间数字转换器将存储模块内的数据进行清零；80.在操作s430，在高计数率时间数字转换器的存储模块数据清零完成的情况下，高计数率时间数字转换器命令计数器开始工作，并根据外部输入的参考信号，将高计数率时间数字转换器的计数器输出的地址进行清零；81.在操作s440，将高计数率时间数字转换器的计数器输出的地址随时间递增，通过高计数率时间数字转换器利用累加模块将最新的时间分布直方图数据实时更新写进存储模块内；82.在操作s450，根据现场可编程门阵列设置的采集时间，在高计数率时间数字转换器利用计时器输出低电平的情况下，通过高计数率时间数字转换器不再对计数器的输出地址值进行清零操作，将计数器的输出地址值维持在预设最大值处，并保持存储模块的预设地址范围内的数据不变；83.在操作s460，高计数率时间数字转换器将存储模块的预设地址范围内的数据依次读出，并绘制新的时间分布直方图。84.图5是根据本发明实施例的高计数率时间数字转换器的关键信号时序图。85.下面结合图5对本发明提供的上述装置和方法作进一步详细地描述。86.如图5所示，a.周期开始；b.读出存储器地址i中的数据；c.计算新的总计数；d.将新总计数写回存储器地址i中，开始下一个周期。87.考虑接收端使用16通道超导纳米线单光子探测器(superconducting nanowire single photon detector，snspd)的单光子激光雷达系统，时间测量分辨率为20ns，激光脉冲重复频率为10khz，对应时间分布直方图的横轴有5000个时间间隔。88.如图1所示，在fpga内构建以下模块：存储模块，使用fpga的片内存储器，用于存储激光雷达回波信号的时间分布直方图，每个地址存储k＝4个时间间隔内的数据，每个时间间隔内的光子计数用32bit数据存储；累加模块，用于将已统计的某时间间隔内的光子计数数据读出，加上本周期中新到达的光子计数数量，得到新的总光子信号计数并写回存储器中；地址生成模块，在tdc工作期间输出与时间分布直方图中的时间间隔对应的存储器地址值。89.如图2所示，累加模块的时钟频率设置为50mhz，对应激光雷达系统20ns时间测量分辨率。snspd的探测信号首先接入整形器121，整形器121输出的初始信号为低电平，在对应的探测信号上升沿之后的第一个时钟下降沿变为高电平，在对应的探测信号上升沿之后的第二个时钟下降沿变回低电平。对整形后的信号，加法器122在每个时钟的上升沿计算当前存储器地址i内新增的总计数{n4*i,n4*i+1,n4*i+2,n4*i+3}。加法器123在第4*i+3个时钟上升沿读出存储器当前地址内的数据{c4*i,c4*i+1,c4*i+2,c4*i+3}，在第4*i+3个时钟下降沿计算新数据{n4*i+c4*i,n4*i+1+c4*i+1,n4*i+2+c4*i+2,n4*i+3+c4*i+3}，在第4*i+4个时钟上升沿将新数据写回存储器中。90.如图3所示，地址生成模块的输入时钟0使用与累加模块相同的50mhz时钟。时钟0经4分频器131分频和移相后得到12.5mhz的时钟1。计数器133对时钟1进行计数，计数值输出作为存储模块的地址值。当计数器的计数到达设定的最大值1250时停止计数，输出维持在1250不变。计时器132在tdc开始采集时输出高电平，并在维持上位机设置的采集时间t后输出低电平。计时器132的输出与参考信号作与运算，得到受控参考信号。计数器的计数值在受控参考信号的上升沿到达时重置为0。91.为方便理解，图5中列出了本实施例中若干关键信号的时序关系图。92.在本发明实施例中，tdc的工作流程为：93.上位机向fpga设置采集时间t，并发送开始指令；fpga收到开始指令后，将存储器11内的数据清零；存储器11数据清零完成后，计时器132开始工作，外部输入的参考信号周期性将计数器133输出的地址清零，之后地址随时间递增，累加模块12将最新的直方图数据实时更新进存储器内；计时器132到达采集时间t后输出低电平，计数器133输出的地址值不再清零，维持在最大值1250处，存储器地址0到地址1249中的数据不再变化；将存储器地址0到地址1249中的数据依次读出，绘制时间分布直方图。94.在本发明实施例中，snspd每通道最大计数率约50mcps，总计数率最大可达800mcps。如果使用通用tdc，每个探测事件的时间信息使用16bit数据存储，则每秒最多将产生12.8gbit数据，难以实时传输和处理。使用本发明所述方法，可以在fpga内实时统计出探测信号的时间分布数据，数据量仅160kbit，极大提高了激光雷达数据传输和处理的速度。本发明所述方法产生的数据量与单光子探测器的通道数无关，有利于单光子激光雷达向更多通道的拓展。95.本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。96.以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。