一种用于提取时间数字转换器量化余量的电路及方法

本发明属于时间数字转换器，具体涉及一种用于提取时间数字转换器量化余量的电路及方法。

背景技术：

1、时间数字转换器（tdc，time to digital convertor），是在电子仪器仪表或信号处理当中将连续的模拟量-时间转换成离散的数字量的仪器。时间数字转换器输出了每一个脉冲与所设起始点相比被记录下来的时间。时间数字转换器一般用于测量时间间隔在1纳秒到皮秒的范围时的应用。

2、如图1所示，是现有的tdc的电路原理图，其输入信号为start、stop。当start信号上升沿到来时，信号开始在延时链中传输；当stop信号上升沿到来时，即d触发器的时钟有效沿到来，触发器对start信号进行采样，并输出一组温度计码，再利用温度计码转换器将温度计码转换成二进制码。但是，当输入信号start和stop之间的时间间隔小于延时单元τ时，tdc无法对时间间隔进行量化，导致量化误差较大，性能较差。

技术实现思路

1、本发明的目的，是要提供一种用于提取时间数字转换器量化余量的电路，以提高整个时间数字转换器的测量精度；

2、本发明还有一个目的，是要提供一种用于提取时间数字转换器量化余量的方法。

3、本发明为实现上述目的，所采用的技术方案如下：

4、一种用于提取时间数字转换器量化余量的电路，包括n个边沿d触发器，触发信号通过延时链分别输入n个边沿d触发器的数据输入端，时钟信号分别输入n个边沿d触发器的时钟信号输入端；所述延时链包括依次串接的第一～第n延时器，触发信号通过第一延时器输入第一边沿d触发器的数据输入端，触发信号通过依次串接的第一～第i延时器输入第i边沿d触发器的数据输入端，i∈[2,n]，n≥2；

5、所述一种用于提取时间数字转换器量化余量的电路还包括n-1个异或门，第x异或门的两个输入端分别与第x边沿d触发器、第x+1边沿d触发器的输出端一一对应相连；x∈[1，n-1]；

6、所述一种用于提取时间数字转换器量化余量的电路还包括n个传输门单元，所述传输门单元包括串接的延时器和传输门，第x边沿d触发器的数据输入端通过第x传输门单元中的延时器与对应的传输门的输入端相连，第x异或门的输出端与第x传输门单元中的传输门的输入端相连；第一～第n-1传输门单元中的传输门的输出端与一个动态或门的n-1个输入端分别一一对应相连；所述动态或门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第一输出端；

7、时钟信号通过第n传输门单元中的延时器输入对应的传输门的输入端相连，第n传输门单元中的传输门的输出端作为所述一种用于提取时间数字转换器量化余量的电路的第二输出端。

8、作为限定，传输门单元中的延时器的延迟时间大于等于与之相连的边沿d触发器和异或门的延迟时间之和。

9、用于提取时间数字转换器量化余量的方法，采用上述一种用于提取时间数字转换器量化余量的电路实现，该方法按照以下步骤顺序进行：

10、s1、向延时链输入触发信号，触发信号在延时链中传输；

11、s2、向第一～第n边沿d触发器的时钟信号输入端输入时钟信号；

12、其中，触发信号和时钟信号均为上升沿信号；

13、s3、获取第一输出端的上升沿信号到来的时间；

14、s4、获取第二输出端的上升沿信号到来的时间；

15、s5、求取第二输出端上升沿信号到来的时间与第一输出端的上升沿信号到来的时间之间的时间差，即得时间数字转换器不能量化的时间余量；

16、步骤s5中的上升沿信号为，在步骤s4中上升沿信号之后到来、且与之相邻的上升沿信号。

17、作为限定，测量第一～第n-1个异或门输出的二进制码，根据测得的二进制码判断触发信号在延时链中的传输位置；判断步骤包括以下过程，记录输出二进制码为“1”的异或门的编号m，则触发信号在延时链中传输至第m～第m+1延时器之间；其中，m∈[1，n-1]。

18、作为第二种限定，通过n-1个异或门的输出信号分别一一对应控制与之相连的传输门的导通和断开。

19、本发明由于采用了上述的技术方案，其与现有技术相比，所取得的技术进步在于：

20、（1）通过本发明提供的电路能够提取出时间数字转换器不能量化的时间余量，精确的测量量化误差，从而可以针对时间余量进行进一步的测量，提高整个时间数字转换器的测量精度；

21、（2）相比其他的量化余量测量电路，本发明设计的电路结构简单，精度也比较高，通过本发明提供的电路能够提取出范围在40ps到80ps内的时间余量；

22、（3）由于触发器存在输出延时、传输门存在延时、动态或门存在延时，所以本发明在每个传输门之前增加相匹配的延时器，用来保证触发信号在进入传输门之前，异或门的输出信号已经使相应的传输门导通，依次保证了测量结果的准确性；

23、（4）通过本发明提供的电路和方法，不仅能够提取出时间数字转换器不能量化的时间余量，还能准确获知触发信号的延时链中所处的位置。

24、本发明属于时间数字转换器技术领域，能够提取出时间数字转换器不能量化的时间余量。

技术特征：

1.一种用于提取时间数字转换器量化余量的电路，包括n个边沿d触发器，触发信号通过延时链分别输入n个边沿d触发器的数据输入端，时钟信号分别输入n个边沿d触发器的时钟信号输入端；其特征在于，所述延时链包括依次串接的第一～第n延时器，触发信号通过第一延时器输入第一边沿d触发器的数据输入端，触发信号通过依次串接的第一～第i延时器输入第i边沿d触发器的数据输入端，i∈[2,n]，n≥2；

2.根据权利要求1所述的一种用于提取时间数字转换器量化余量的电路，其特征在于，传输门单元中的延时器的延迟时间大于等于与之相连的边沿d触发器和异或门的延迟时间之和。

3.用于提取时间数字转换器量化余量的方法，采用权利要求1或2所述的一种用于提取时间数字转换器量化余量的电路实现，其特征在于，该方法按照以下步骤顺序进行：

4.根据权利要求3所述的用于提取时间数字转换器量化余量的方法，其特征在于，测量第一～第n-1个异或门输出的二进制码，根据测得的二进制码判断触发信号在延时链中的传输位置；判断步骤包括以下过程，记录输出二进制码为“1”的异或门的编号m，则触发信号在延时链中传输至第m～第m+1延时器之间；其中，m∈[1，n-1]。

5.根据权利要求3或4所述的用于提取时间数字转换器量化余量的方法，传输门单元中的延时器的延迟时间大于等于与之相连的边沿d触发器和异或门的延迟时间之和，其特征在于，通过n-1个异或门的输出信号分别一一对应控制与之相连的传输门的导通和断开。

技术总结本发明属于时间数字转换器技术领域，具体公开了一种用于提取时间数字转换器量化余量的电路及方法，本发明在现有时间数字转换器的基础上增加异或门和传输门单元将时间数字转换器时间余量进行提取，并通过动态或门输出。通过本发明提供的电路能够提取出时间数字转换器不能量化的时间余量，精确的测量量化误差，从而可以针对时间余量进行进一步的测量，提高整个时间数字转换器的测量精度。通过本发明提供的电路和方法，不仅能够提取出时间数字转换器不能量化的时间余量，还能准确获知触发信号的延时链中所处的位置。技术研发人员：饶毅恒,李健,孔子杰,赵恒,王浩,吕琳,董文静,王浚英受保护的技术使用者：湖北大学技术研发日：技术公布日：2024/1/15