基于脉冲电荷注入的N型缓冲电路的制作方法

本技术涉及电源管理集成电路设计领域，特别涉及一种采用脉冲电荷注入技术实现n型缓冲电路的技术。

背景技术：

1、在直流-直流转换器中，需要设计n型缓冲器以产生内部的缓冲电源电压vnbuf，为自举电容cboot充电。相较于线性稳压器ldo，n型缓冲器设计成本较低，芯片面积更小。

2、如图1所示，传统的n型缓冲器包括：偏压产生器、保持电容chold和源跟随功率管mn1。偏压产生器输出偏置电压vbn；保持电容chold的一端连接vbn，另一端接地；源跟随功率管mn1的栅极连接vbn，漏极连接电源电压vbat，源极连接输出缓冲电压vnbuf；cgs为mn1源极与栅极之间的寄生电容。

3、自举开关mp0由自举驱动信号φ_boot控制，自举电容cboot为片外电容，容值一般在几十nf量级。当φ_boot为低电平时，自举电压vboot会瞬间将vnbuf拉低，并通过cgs将vbn耦合拉低，严重影响mn1的驱动能力。为避免影响cboot的充电时间，传统设计通常将保持电容chold的容值设置为cboot的十分之一左右，但这会导致芯片面积急剧增加。

4、此外，传统的n型缓冲器多采用开环结构，输出缓冲电压vnbuf在不同工艺角、温度和负载条件下会出现较大波动，稳定性较差。

5、因此，亟需一种新型n型缓冲器，在不显著增加芯片面积的前提下，提高输出缓冲电压对工艺、温度和负载变化的适应性，改善电压稳定性，同时加快自举电容的充电速度。

技术实现思路

1、本技术的目的在于提供一种基于脉冲电荷注入的n型缓冲电路，以解决上述背景技术中提出的问题。

2、本技术公开了一种基于脉冲电荷注入的n型缓冲电路，包括：

3、偏压产生器，其输入端连接电池电压，输出端输出偏置电压；

4、保持电容，其一端连接所述偏置电压，另一端连接驱动电压；

5、源跟随功率管，其漏极连接所述电池电压，其栅极连接所述偏置电压，其源极提供输出缓冲电压；

6、驱动器，其输入端接收驱动脉冲信号，其输出端输出所述驱动电压；

7、脉冲产生器，其第一输入端接收自举开关驱动信号，其第二输入端接收延时控制信号，其输出端输出所述驱动脉冲信号；

8、脉冲校准器，其第一输入端采样所述输出缓冲电压，其第二输入端采样上限参考电位，其第三输入端采样下限参考电位，其第四输入端采样所述驱动脉冲信号，其输出端输出所述延时控制信号；

9、所述脉冲校准器通过自动调节所述驱动脉冲信号的脉冲宽度，使得所述输出缓冲电压的采样值稳定在所述上限参考电位和所述下限参考电位之间。

10、在一个优选例中，其工作模式包括：

11、当所述自举开关驱动信号为高电平时，所述驱动脉冲信号为低电平，所述驱动电压为0，所述源跟随功率管的栅极电压维持在静态偏置电压0；

12、当所述自举开关驱动信号由高电平变为低电平时，所述驱动脉冲信号产生一个脉冲，使所述驱动电压上升至所述电池电压，所述源跟随功率管的栅极电压上升至vbn0+vbat，增强所述源跟随功率管的驱动能力；

13、当所述驱动脉冲信号恢复为低电平时，所述源跟随功率管的栅极电压重新回落至静态偏置电压0。

14、在一个优选例中，所述脉冲产生器包括：

15、可调延时器，其第一输入端接收所述自举开关驱动信号，其第二输入端接收所述延时控制信号，其输出端输出延时信号；

16、反相器，其输入端连接所述延时信号，其输出端输出反相延时信号；

17、或非门，其第一输入端连接所述反相延时信号，其第二输入端接收所述自举开关驱动信号，其输出端输出所述驱动脉冲信号。

18、在一个优选例中，所述可调延时器的延时时间与所述延时控制信号的值成正比。

19、在一个优选例中，所述脉冲校准器包括：

20、电压检测器，其第一输入端采样所述输出缓冲电压，其第二输入端采样所述上限参考电位，其第三输入端采样所述下限参考电位，其第四输入端接收采样相位脉冲信号，其第五输入端接收比较相位脉冲信号，其第一输出端输出计数方向信号，其第二输出端输出计数保持信号；

21、计数器，其第一输入端接收所述计数方向信号，其第二输入端接收所述计数保持信号，其第三输入端接收计数相位脉冲信号，其输出端输出所述延时控制信号；

22、非交叠逻辑电路，其输入端接收所述驱动脉冲信号，其第一输出端输出所述采样相位脉冲信号，其第二输出端输出所述比较相位脉冲信号，其第三输出端输出所述计数相位脉冲信号。

23、在一个优选例中，所述电压检测器包括：

24、开关管s1，其第一端连接所述输出缓冲电压，其第二端连接分压节点，其控制端接收所述采样相位脉冲信号；

25、开关管s2，其第一端连接反馈分压电压，其第二端连接采样保持电压，其控制端接收所述采样相位脉冲信号；

26、第一分压电阻，其第一端连接所述分压节点，其第二端连接所述反馈分压电压；

27、第二分压电阻，其第一端连接所述反馈分压电压，其第二端接地；

28、采样保持电容，其第一端连接所述采样保持电压，其第二端接地；

29、第一比较器，其正输入端接收所述下限参考电位，其负输入端连接所述采样保持电压，其时钟输入端接收所述比较相位脉冲信号，其输出端输出下限比较信号；

30、第二比较器，其正输入端连接所述采样保持电压，其负输入端接收所述上限参考电位，其时钟输入端接收所述比较相位脉冲信号，其输出端输出上限比较信号；

31、所述第一比较器和所述第二比较器在所述比较相位脉冲信号的上升沿时刻进行比较；

32、第一或非门，其第一输入端连接所述下限比较信号，其第二输入端连接第二或非门的输出端，其输出端连接所述第二或非门的第一输入端；

33、第二或非门，其第一输入端连接所述第一或非门的输出端，其第二输入端连接所述上限比较信号，其输出端连接所述第一或非门的第二输入端，其输出端还作为所述计数方向信号的输出端；

34、第三或非门，其第一输入端连接所述下限比较信号，其第二输入端连接所述上限比较信号，其输出端作为所述计数保持信号的输出端。

35、在一个优选例中，所述计数器的工作模式包括：

36、当所述计数保持信号为高电平时，所述计数器保持输出现有的延时控制信号，不进行计数；

37、当所述计数保持信号为低电平且所述计数相位脉冲信号的上升沿到来时，所述计数器根据所述计数方向信号的电平状态进行计数：

38、若所述计数方向信号为高电平，则所述延时控制信号递增，直至递增至最大值"111"并保持；

39、若所述计数方向信号为低电平，则所述延时控制信号递减，直至递减至最小值"000"并保持；

40、所述计数器在下一个计数相位脉冲信号上升沿到来之前，维持所述延时控制信号的当前值不变。

41、在一个优选例中，所述非交叠逻辑电路的输出信号的特征包括：

42、每16个所述驱动脉冲信号的周期为一个校准周期；

43、在每个校准周期内，第1个驱动脉冲信号的上升沿触发产生一个采样相位脉冲信号，第2个驱动脉冲信号的上升沿触发产生一个比较相位脉冲信号，第3个驱动脉冲信号的上升沿触发产生一个计数相位脉冲信号，其余的驱动脉冲信号均不触发产生任何控制脉冲信号；

44、所述采样相位脉冲信号、所述比较相位脉冲信号、所述计数相位脉冲信号的上升沿均与对应的驱动脉冲信号的上升沿同步；

45、所述采样相位脉冲信号、所述比较相位脉冲信号和所述计数相位脉冲信号之间存在预设的延迟时间以避免互相干扰。

46、在一个优选例中，所述上限参考电位高于所述下限参考电位。

47、在一个优选例中，所述脉冲校准器的工作模式和反馈调节过程包括：

48、当所述输出缓冲电压的采样值低于所述下限参考电位时，第一比较器输出高电平的下限比较信号而第二比较器输出低电平的上限比较信号，所述计数保持信号为低电平而所述计数方向信号为高电平，所述延时控制信号递增，所述驱动脉冲信号的脉冲宽度变大，在下一个校准周期提高所述源跟随功率管的导通时间和驱动能力，从而拉高所述输出缓冲电压；

49、当所述输出缓冲电压的采样值高于所述上限参考电位时，所述第一比较器输出低电平的下限比较信号而所述第二比较器输出高电平的上限比较信号，所述计数保持信号为低电平而所述计数方向信号为低电平，所述延时控制信号递减，所述驱动脉冲信号的脉冲宽度变小，在下一个校准周期降低所述源跟随功率管的导通时间和驱动能力，从而拉低所述输出缓冲电压；

50、当所述输出缓冲电压的采样值位于所述下限参考电位和所述上限参考电位之间时，所述第一比较器和所述第二比较器均输出低电平的比较信号，所述计数保持信号为高电平，所述延时控制信号保持当前值不变，所述驱动脉冲信号的脉冲宽度维持不变，所述输出缓冲电压稳定在合适的范围内。

51、在一个优选例中，所述脉冲校准器能够自动调节所述驱动脉冲信号的脉冲宽度，使得所述输出缓冲电压的采样值稳定在所述上限参考电位和所述下限参考电位之间。

52、本技术实施方式具有以下技术区别和技术效果：

53、首先，通过在n型缓冲电路中引入脉冲产生器和脉冲校准器，利用驱动脉冲信号φ_drv对源跟随功率管mn1进行脉冲式电荷注入，在自举开关驱动信号φ_boot由高电平转为低电平时短暂提升源跟随功率管的驱动能力，加速自举电容cboot的充电过程，减小所需的保持电容chold，从而有效减小了芯片面积。

54、进一步的，脉冲校准器通过采样输出缓冲电压vnbuf并与上下限参考电压进行比较，自动调节驱动脉冲信号φ_drv的脉冲宽度，实现了输出缓冲电压vnbuf的闭环稳压控制。与传统开环式n型缓冲器相比，大大提高了输出电压在不同工艺角、温度和负载条件下的稳定性。

55、进一步的，脉冲产生器采用可调延时器dly0控制驱动脉冲信号φ_drv的脉冲宽度，延时时间正比于数字化的延时控制信号dly_s[2：0]，实现了精确的脉冲宽度调节。

56、进一步的，脉冲校准器中的电压检测器采用开关电容结构对输出缓冲电压vnbuf进行采样，仅需较小的采样保持电容即可获得稳定的采样电压，进一步减小了芯片面积。

57、进一步的，脉冲校准器中的非交叠逻辑电路保证了采样、比较、计数等控制脉冲信号的严格时序关系，避免了环路干扰，确保系统稳定工作。

58、进一步的，本技术利用数字化的延时控制信号dly_s[2：0]调节驱动脉冲信号的宽度，电压检测比较结果直接输出数字信号控制计数器，避免了模拟电路设计，具有很强的可集成性和可控性。

59、综上所述，本技术提出的基于脉冲电荷注入的n型缓冲电路，在大幅减小芯片面积的同时，通过脉冲校准的闭环控制方式，实现了优异的输出电压稳定性，为高性能电源管理集成电路提供了一种优化的缓冲器设计方案。

60、本技术的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本技术所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本技术上述技术实现要素：中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均因视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征a+b+c，在另一个例子中公开了特征a+b+d+e，而特征c和d是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征e技术上可以与特征c相组合，则，a+b+c+d的方案因技术不可行而应当不被视为已经记载，而a+b+c+e的方案应当视为已经被记载。