测试性设计片上时钟控制器电路的制作方法

本发明涉及电子电路，具体涉及一种测试性设计片上时钟控制器电路。

背景技术：

1、dft-atpg（design for test, auto test pattern generation）设计与实现时，采用常规的设计方式，会存在如下问题：容易导致c39（一种时钟域交叉问题）违规或捕获（capture）阶段无脉冲，导致测试pattern（一种ate机台能够看懂的语言）仿真失败。而要解决上述问题，需要较为复杂的结构，从而导致测试时间及测试成本的增加。

技术实现思路

1、基于此，有必要针对上述背景技术中的技术问题，提供一种测试性设计片上时钟控制器电路，可以避免c39违规或捕获阶段无脉冲而导致的测试pattern仿真失败的问题，且结构简单，可以减少测试时间，降低测试成本。

2、为实现上述目的及其他目的，本发明提供一种测试性设计片上时钟控制器电路，包括：多路复用器，包括第一输入端、第二输入端、第一输出端及第二输出端；多路复用器的第一输入端用于接收自由时钟信号；多路复用器的第一输出端与多路复用器的第一输入端相连接；多路复用器的第二输入端用于接收可测试性设计时钟信号；多路复用器的第二输出端与多路复用器的第二输入端相连接；锁相环，包括输入端及输出端；锁相环的输入端与多路复用器的第一输出端相连接；片上时钟控制器，包括第一输入端、第二输入端、第三输入端及输出端；片上时钟控制器的第一输入端与锁相环的输出端相连接；片上时钟控制器的第二输入端与多路复用器的第一输出端相连接；片上时钟控制器的第三输入端与多路复用器的第二输出端相连接。

3、上述实施例中的测试性设计片上时钟控制器电路，通过设置多路复用器、锁相环及片上时钟控制器，通过多路复用器可以将自由时钟信号引入到锁相环以修复c39违规，将可测试性设计时钟信号引入到片上时钟控制器以修复没有启动捕获脉冲的位置，可以避免c39违规或捕获阶段无脉冲而导致的测试pattern仿真失败的问题；同时，上述实施例中的测试性设计片上时钟控制器电路结构简单，可以减少测试时间，降低测试成本。

4、在一些实施例中，多路复用器还包括第三输入端、第四输入端、第五输入端、第三输出端、第四输出端及第五输出端；多路复用器的第三输入端用于接收扫描使能信号；多路复用器的第三输出端与多路复用器的第三输入端相连接；多路复用器的第四输入端用于接收振荡器时钟信号；多路复用器的第四输出端与多路复用器的第四输入端相连接；多路复用器的第五输入端用于接收测试模式信号；多路复用器的第五输出端与多路复用器的第五输入端相连接。

5、在一些实施例中，片上时钟控制器还包括第四输入端，片上时钟控制器的第四输入端与多路复用器的第三输入端相连接。

6、在一些实施例中，测试性设计片上时钟控制器电路还包括：

7、第一多选一选择器，第一多选一选择器包括输出端及多个输入端，第一多选一选择器的多个输入端至少与多路复用器的第一输出端及多路复用器的第二输出端相连接；第一多选一选择器的输出端与锁相环的输入端相连接。

8、在一些实施例中，第一多选一选择器包括三选一选择器，第一多选一选择器的多个输入端包括第一输入端、第二输入端及第三输入端；第一多选一选择器的第一输入端与多路复用器的第一输出端相连接，第一多选一选择器的第二输入端与多路复用器的第四输出端相连接；第一多选一选择器的第三输入端与多路复用器的第五输出端相连接。

9、在一些实施例中，第一多选一选择器的第一输入端还用于接收参考时钟信号。

10、在一些实施例中，测试性设计片上时钟控制器电路还包括：

11、第二多选一选择器，第二多选一选择器包括输出端及多个输入端，第二多选一选择器的多个输入端至少与多路复用器的第二输出端、多路复用器的第四输入端及多路复用器的第五输入端相连接。

12、在一些实施例中，第二多选一选择器包括三选一选择器，第二多选一选择器的多个输入端包括第一输入端、第二输入及第三输入端；第二多选一选择器的第一输入端与多路复用器的第二输出端相连接，第二多选一选择器的第二输入端与多路复用器的第四输出端相连接，第二多选一选择器的第三输入端与多路复用器的第五输出端相连接。

13、在一些实施例中，测试性设计片上时钟控制器电路还包括：

14、第一类d触发器扫描链，第一类d触发器扫描链的输入端与第二多选一选择器的输出端相连接，至少用于低工作频被测试。

15、在一些实施例中，测试性设计片上时钟控制器电路还包括：

16、第二类d触发器扫描链，第二类d触发器扫描链的输入端与片上时钟控制器的输出端相连接，至少用于高工作频被测试。

技术特征：

1.一种测试性设计片上时钟控制器电路，其特征在于，包括：

2.根据权利要求1所述的测试性设计片上时钟控制器电路，其特征在于，所述多路复用器还包括第三输入端、第四输入端、第五输入端、第三输出端、第四输出端及第五输出端；所述多路复用器的第三输入端用于接收扫描使能信号；所述多路复用器的第三输出端与所述多路复用器的第三输入端相连接；所述多路复用器的第四输入端用于接收振荡器时钟信号；所述多路复用器的第四输出端与所述多路复用器的第四输入端相连接；所述多路复用器的第五输入端用于接收测试模式信号；所述多路复用器的第五输出端与所述多路复用器的第五输入端相连接。

3.根据权利要求2所述的测试性设计片上时钟控制器电路，其特征在于，所述片上时钟控制器还包括第四输入端，所述片上时钟控制器的第四输入端与所述多路复用器的第三输入端相连接。

4.根据权利要求2所述的测试性设计片上时钟控制器电路，其特征在于，所述测试性设计片上时钟控制器电路还包括：

5.根据权利要求4所述的测试性设计片上时钟控制器电路，其特征在于，所述第一多选一选择器包括三选一选择器，所述第一多选一选择器的多个输入端包括第一输入端、第二输入端及第三输入端；所述第一多选一选择器的第一输入端与所述多路复用器的第一输出端相连接，所述第一多选一选择器的第二输入端与所述多路复用器的第四输出端相连接；所述第一多选一选择器的第三输入端与所述多路复用器的第五输出端相连接。

6.根据权利要求5所述的测试性设计片上时钟控制器电路，其特征在于，所述第一多选一选择器的第一输入端还用于接收参考时钟信号。

7.根据权利要求2所述的测试性设计片上时钟控制器电路，其特征在于，所述测试性设计片上时钟控制器电路还包括：

8.根据权利要求7所述的测试性设计片上时钟控制器电路，其特征在于，所述第二多选一选择器包括三选一选择器，所述第二多选一选择器的多个输入端包括第一输入端、第二输入及第三输入端；所述第二多选一选择器的第一输入端与所述多路复用器的第二输出端相连接，所述第二多选一选择器的第二输入端与所述多路复用器的第四输出端相连接，所述第二多选一选择器的第三输入端与所述多路复用器的第五输出端相连接。

9.根据权利要求7或8所述的测试性设计片上时钟控制器电路，其特征在于，所述测试性设计片上时钟控制器电路还包括：

10.根据权利要求9所述的测试性设计片上时钟控制器电路，其特征在于，所述测试性设计片上时钟控制器电路还包括：

技术总结本发明涉及一种测试性设计片上时钟控制器电路。包括：多路复用器，多路复用器的第一输入端用于接收自由时钟信号；多路复用器的第一输出端与多路复用器的第一输入端相连接；多路复用器的第二输入端用于接收可测试性设计时钟信号；多路复用器的第二输出端与多路复用器的第二输入端相连接；锁相环，锁相环的输入端与多路复用器的第一输出端相连接；片上时钟控制器，片上时钟控制器的第一输入端与锁相环的输出端相连接；片上时钟控制器的第二输入端与多路复用器的第一输出端相连接；片上时钟控制器的第三输入端与多路复用器的第二输出端相连接。本发明可以避免C39违规或捕获阶段无脉冲而导致的测试pattern仿真失败的问题。技术研发人员：张殿胜受保护的技术使用者：格兰菲智能科技股份有限公司技术研发日：技术公布日：2024/9/26