半导体存储器装置及其操作方法与流程

1.本公开的各种实施方式涉及一种电子装置，更具体地，涉及一种半导体存储器装置以及操作该半导体存储器装置的方法。


背景技术：

2.半导体装置(尤其是半导体存储器装置)被分类为易失性存储器装置或非易失性存储器装置。
3.尽管读取和写入速度相对低，但是非易失性存储器装置即使在电力供应中断的情况下也可以保留所存储的数据。因此，当需要存储无论供电如何都必须保持的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(rom)、掩码rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)等。闪存被分类为nor型或nand型。
4.闪存既具有ram的优势也具有rom的优势，在ram中数据可编程且可擦除；在rom中即使没有供电也保留所存储的数据。闪存被广泛用作诸如数码相机、个人数字助理(pda)和mp3播放器之类的便携式电子装置的存储介质。
5.闪存装置可以分类为其中存储器串水平地形成在半导体基板上的二维半导体存储器装置和其中存储器串垂直地形成在半导体基板上的三维半导体存储器装置。
6.三维半导体存储器装置被设计为克服二维半导体装置的集成度的限制，并且包括垂直形成于半导体基板上的多个存储器串。每个存储器串包括全部串联联接在位线和源极线之间的漏极选择晶体管、存储器单元和源极选择晶体管。


技术实现要素：

7.根据本公开的实施方式的是一种半导体存储器装置，其包括与多条字线和多条位线联接的存储块。半导体存储器装置还包括被配置为对存储块执行编程操作和读取操作的外围电路。半导体存储器装置还包括控制逻辑，该控制逻辑被配置为控制外围电路，使得在编程操作和读取操作中的至少一个期间的位线预充电操作中，字线过驱动时段与位线过驱动时段交叠。
8.根据本公开的实施方式是一种半导体存储器装置，其包括与多条字线和多条位线联接的存储块。半导体存储器装置还包括被配置为向多条字线和多条位线中的每一者施加设定电压的外围电路。半导体存储器装置还包括控制逻辑，该控制逻辑被配置为控制外围电路，使得在位线预充电操作期间字线过驱动时段与位线过驱动时段部分交叠，在字线过驱动时段中向多条字线当中的被选字线施加第一过驱动电压，在位线过驱动时段中向多条位线中的每条位线施加第二过驱动电压。
9.根据本公开的实施方式的是一种操作半导体存储器装置的方法。该方法包括：在字线过驱动时段期间向被选字线施加第一过驱动电压；在位线过驱动时段期间向多条位线
中的每条位线施加第二过驱动电压；在字线过驱动时段之后，向被选字线施加第一目标电压；以及在位线过驱动时段之后，将多条位线预充电到第二目标电压。字线过驱动时段与位线过驱动时段部分交叠。
附图说明
10.图1是例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的框图。
11.图2是例示根据本公开的实施方式的半导体存储器装置的图。
12.图3是例示每个具有三维结构的存储块的图。
13.图4是详细例示图3所示的存储块中的一个的电路图。
14.图5是例示图4的存储器串的电路图。
15.图6是例示图2的每个页缓冲器中所包括的位线预充电电路的电路图。
16.图7是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
17.图8是用于描述根据本公开的实施方式的半导体存储器装置的操作方法的操作电压的波形图。
18.图9是例示根据本公开的实施方式的存储器系统的图。
19.图10是例示根据本公开的实施方式的存储器系统的图。
20.图11是例示根据本公开的实施方式的存储器系统的图。
21.图12是例示根据本公开的实施方式的存储器系统的图。
具体实施方式
22.在本说明书或申请中引入的本公开的实施方式中的特定结构性描述或功能性描述仅用于描述本公开的实施方式。这些描述不应被解释为限制说明书或申请中描述的实施方式。
23.现在将参照附图描述本公开的各种实施方式，在附图中示出了本公开的实施方式，使得本领域的普通技术人员可以实现本公开的技术思想。
24.本公开的多个实施方式涉及一种能够减少在半导体存储器装置的操作期间执行对位线进行预充电的操作所花费的时间的半导体存储器装置。另外的实施方式涉及一种操作这种半导体存储器装置的方法。
25.图1是用于描述根据本公开的实施方式的包括半导体存储器装置1100的存储器系统1000的框图。
26.参照图1，存储器系统1000可以包括存储器装置1100、控制器1200和主机1300。存储器装置1100可以包括多个半导体存储器装置100。多个半导体存储器装置100可以划分为多个组gr1到grn。尽管在本实施方式中，主机1300已经被例示和描述为包括在存储器系统1000中，但是存储器系统1000可以仅包括控制器1200和存储器装置1100，并且主机1300可以设置在存储器系统1000外部。
27.在图1中，例示了存储器装置1100的多个组gr1至grn分别通过第一通道ch1至第n通道chn与控制器1200通信。下面将参照图2描述每个半导体存储器装置100。
28.多个组gr1至grn中的每个可以通过公共通道与控制器1200通信。控制器1200可以
通过多个通道ch1至chn来控制存储器装置1100的多个半导体存储器装置100。
29.在根据本公开的实施方式的存储器装置1100中包括的多个半导体存储器装置100中的每个中，当在诸如编程操作和读取操作之类的整体操作期间执行对位线预充电的位线预充电操作时，字线的过驱动时段和位线的过驱动时段可以彼此交叠，使得能够减少执行位线预充电操作所花费的时间。因此，可以提高半导体存储器装置100的操作速度。例如，在位线预充电操作期间，可以向字线施加过驱动电压，此后，可以在字线的过驱动时段终止之前向位线施加位线过驱动电压。换句话说，在位线预充电操作期间，半导体存储器装置100可以在字线的过驱动时段终止之前开始位线的过驱动时段。
30.控制器1200联接在主机1300和存储器装置1100之间。控制器1200可以响应于来自主机1300的请求而访问存储器装置1100。例如，控制器1200可以响应于从主机1300接收到的主机命令host_cmd而控制存储器装置1100的读取操作、写入操作、擦除操作和后台操作。主机1300可以在写入操作期间将地址add和数据data与主机命令host_cmd一起发送，并且可以在读取操作期间将地址add与主机命令host_cmd一起发送。在写入操作期间，控制器1200可以向存储器装置1100发送与写入操作相对应的命令以及要编程的数据data。在读取操作期间，控制器1200可以向存储器装置1100发送与读取操作相对应的命令，从存储器装置1100接收读取的数据data，并且向主机1300发送接收到的数据data。控制器1200可以提供存储器装置1100和主机1300之间的接口。控制器1200可以运行用于控制存储器装置1100的固件。
31.例如，主机1300可以包括诸如计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器、相机、便携式摄像机或移动电话之类的便携式电子装置。主机1300可以使用主机命令host_cmd来请求对存储器系统1000的写入操作、读取操作、擦除操作等。为了执行存储器装置1100的写入操作，主机1300可以向控制器1200发送与写入操作相对应的主机命令host_cmd、数据data和地址add。为了执行读取操作，主机1400可以向控制器1200发送与读取命令相对应的主机命令host_cmd和地址add。这里，地址add可以是数据的逻辑地址。
32.控制器1200和存储器装置1100可以集成到单个半导体存储器装置中。在实施方式中，控制器1200和存储器装置1100可以集成到单个半导体存储器装置中以形成存储卡。例如，控制器1200和存储器装置1100可以集成到单个半导体存储器装置中并形成诸如个人计算机存储卡国际协会(pcmcia)、紧凑型闪存卡(cf)、智能媒体卡(sm或smc)、记忆棒多媒体卡(mmc、rs-mmc或微型mmc)、sd卡(sd、迷你sd、微型sd或sdhc)或通用闪存(ufs)之类的存储卡。
33.在实施方式中，存储器系统1000可以设置为诸如计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、rfid装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一。
34.在实施方式中，存储器装置1100或存储器系统1000可以嵌入在各种类型的封装件
中。例如，存储器装置1100或存储器系统1000可以以诸如层叠式封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑料引线芯片载体(plcc)、塑料双列直插式封装(pdip)、华夫包中晶片、晶圆形式晶片、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑料公制四方扁平封装(mqfp)、薄型四方扁平包(tqfp)、小轮廓(soic)、收缩型小轮廓封装(ssop)、薄型小轮廓(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)或晶圆级加工层叠封装(wsp)之类的类型封装。
35.图2是例示根据本公开的实施方式的半导体存储器装置100的图。
36.参照图2，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压发生电路150。地址解码器120、读/写电路130、电压发生电路150可以被定义为被配置为对存储器单元阵列110执行编程操作的外围电路160。
37.存储器单元阵列110可以包括多个存储块blk1至blkz。存储块blk1至blkz通过字线wl联接至地址解码器120。存储块blk1至blkz可以通过位线bl1至blm联接至读/写电路130。存储块blk1至blkz中的每个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中联接至一条字线的存储器单元被定义为一页。换句话说，存储器单元阵列110可以由多个页形成。
38.存储器单元阵列110的存储块blk1至blkz中的每个包括多个存储器串。每个存储器串包括串联联接在位线和源极线之间的漏极选择晶体管、多个存储器单元和源极选择晶体管。此外，多个存储器串中的每个可以包括分别设置在源极选择晶体管和存储器单元之间以及漏极选择晶体管和存储器单元之间的通过晶体管，并且还可以包括在存储器单元之间的管栅晶体管。稍后将在本文中详细描述存储器单元阵列110。
39.地址解码器120可以通过字线wl联接至存储器单元阵列110。地址解码器120可以响应于从控制逻辑140生成的地址解码器控制信号ad_signals而操作。地址解码器120可以通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址addr。
40.在编程操作或读取操作中的位线预充电操作期间，地址解码器120可以响应于通过对接收到的地址addr中的行地址进行解码而获得的经解码的行地址，向存储器单元阵列110的多个存储器单元、漏极选择晶体管和源极选择晶体管施加由电压发生电路150生成的包括编程电压vpgm或读取电压vread、通过电压vpass、漏极选择线电压v
dsl
和源极选择线电压v
ssl
的多个操作电压。
41.地址解码器120可以对接收到的地址addr当中的列地址进行解码。地址解码器120向读/写电路130发送经解码的列地址yi。
42.在编程操作或读取操作期间接收到的地址addr包括块地址、行地址和列地址。地址解码器120可以基于块地址和行地址来选择一个存储块和一条字线。列地址可以由地址解码器120解码，并提供给读/写电路130。
43.地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
44.读/写电路130可以包括多个页缓冲器pb1至pbm。多个页缓冲器pb1至pbm可以通过位线bl1至blm联接至存储器单元阵列110。在编程操作期间，页缓冲器pb1至pbm中的每一个可以临时存储从图1的控制器1200接收并且要被编程的数据data，并根据临时存储的编程数据data控制位线bl1至blm中的相应一条位线的电位电平。此外，在读取操作期间，读/写电路130可以感测位线bl1至blm的电位电平或电流，以执行读取操作，并且向图1的控制器
1200输出所读取的数据data。
45.多个页缓冲器pb1至pbm中的每个可以在编程操作或读取操作中的位线预充电操作期间将位线bl1至blm中的相应位线预充电至设定电平，并通过在位线预充电操作中的位线过驱动时段期间向位线施加过驱动电压来快速地对位线进行预充电。
46.读/写电路130可以响应于从控制逻辑140输出的页缓冲器控制信号pb_signals而操作。
47.在实施方式中，读/写电路130可以包括页缓冲器(或页寄存器)、列选择电路等。
48.在编程操作期间，电压发生电路150可以在从控制逻辑140输出的电压发生电路控制信号vg_signals的控制下，生成包括编程电压vpgm、通过电压vpass、漏极选择线电压v
dsl
和源极选择线电压v
ssl
的多个操作电压，并且向地址解码器120输出多个操作电压。在读取操作期间，电压发生电路150可以在从控制逻辑140输出的电压发生电路控制信号vg_signals的控制下，生成包括读取电压vread、通过电压vpass、漏极选择线电压v
dsl
和源极选择线电压v
ssl
的多个操作电压，并且向地址解码器120输出多个操作电压。
49.在编程操作或读取操作中的位线预充电操作期间，电压发生电路150可以生成要向未选字线施加的通过电压vpass，并且生成要向被选字线施加的操作电压(编程电压vpgm或读取电压vread)。在位线预充电操作中的字线过驱动时段期间，电压发生电路150可以生成要向被选字线施加的过驱动电压。过驱动电压可以具有高于操作电压vpgm或vread的电位电平。
50.另外，在擦除操作期间，电压发生电路150可以生成擦除电压vers，并向存储器单元阵列110提供擦除电压vers。
51.控制逻辑140可以联接至地址解码器120、读/写电路130和电压发生电路150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令cmd。控制逻辑140可以响应于命令cmd来控制半导体存储器装置100的整体操作。例如，控制逻辑140可以接收与编程操作或读取操作相对应的命令cmd，然后响应于接收到的命令cmd而生成并输出用于控制地址解码器120的地址解码器控制信号ad_signals、用于控制读/写电路130的页缓冲器控制信号pb_signals、和用于控制电压发生电路150的电压发生电路控制信号vg_signals。
52.根据本公开的实施方式的控制逻辑140可以控制地址解码器120、读/写电路130和电压发生电路150，使得在编程操作或读取操作中的位线预充电操作期间，向被选字线施加过驱动电压的字线过驱动时段可以与向位线施加过驱动电压的位线过驱动时段交叠。控制逻辑140可以被实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑140可以是根据算法而操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
53.图3是例示各自具有三维结构的存储块blk1至blkz的图。
54.参照图3，存储块blk1至blkz可以布置在沿位线bl1至blm延伸的方向y彼此间隔开的位置。例如，第一存储块blk1至第z存储块blkz可以布置在沿第二方向y彼此间隔开的位置处，并且每个存储块可以包括在第三方向z上层叠的多个存储器单元。以下，将参照图4和图5详细描述第一存储块blk1至第z存储块blkz中的任何一个存储块的配置。
55.图4是用于详细描述图3所示的存储块中任何一个的电路图。
56.图5是例示图4所示的存储器串的电路图。
57.参照图4和图5，每个存储器串st可以联接在位线bl1至blm与源极线sl之间。以下作为示例将描述联接在第一位线bl1和源极线sl之间的存储器串st。
58.存储器串st可以包括在源极线sl和第一位线bl1之间彼此串联联接的源极选择晶体管sst、存储器单元f1至fn(n是正整数)和漏极选择晶体管dst。包括在联接至相应的位线bl1至blm的不同存储器串st中的源极选择晶体管sst的栅极可以联接至第一源极选择线ssl0或第二源极选择线ssl1。例如，源极选择晶体管sst当中的在第二方向y上彼此相邻设置的源极选择晶体管可以联接至相同的源极选择线。例如，当假设源极选择晶体管sst在第二方向y上相继布置时，从第一源极选择晶体管sst起沿第一方向x布置并且包括在不同的存储器串st中的源极选择晶体管sst的栅极以及从第二源选择晶体管sst起沿第一方向x布置并且包括在不同的存储器串st中的源选择晶体管sst的栅极可以联接至第一源极选择线ssl0。此外，从第三源极选择晶体管sst起沿第一方向x布置并且包括在不同的存储器串st中的源极选择晶体管sst的栅极以及从第四源极选择晶体管sst起沿第一方向x布置并且包括在不同的存储器串st中的源极选择晶体管sst的栅极可以联接至第二源极选择线ssl1。
59.存储器单元f1至fn的栅极可以联接至字线wl1至wln，并且漏极选择晶体管dst的栅极可以联接至第一漏极选择线dsl0至第四漏极选择线dsl3中的任何一条。
60.尽管漏极选择晶体管dst当中在第一方向x上布置的晶体管的栅极共同联接至相同的漏极选择线(例如，dsl0)，但是在第二方向y上布置的晶体管可以联接至不同的漏极选择线dsl1至dsl3。例如，如果假设漏极选择晶体管dst在第二方向y上相继布置，则从第一漏极选择晶体管dst起沿第一方向x布置并且包括在不同的存储器串st的漏极选择晶体管dst的栅极可以联接至第一漏极选择线dsl0。从联接至第一漏极选择线dsl0的漏极选择晶体管dst起在第二方向y上布置的漏极选择晶体管dst可以相继地联接至第二漏极选择线dsl1至第四漏极选择线dsl3。因此，在被选存储块中，可以选择联接至被选漏极选择线的存储器串st，并且可以不选择联接至其它未选漏极选择线的存储器串st。
61.联接至相同字线的存储器单元可以形成一页pg。这里，术语“页”是指物理页。例如，联接至第一位线bl1至第m位线blm的存储器串st当中在第一方向x上联接至相同字线的一组存储器单元可以称为“页pg”。例如，在联接至第一字线wl1的第一存储器单元f1当中在第一方向x上布置的存储器单元可以形成一页pg。共同联接至第一字线wl1的第一存储器单元f1当中的在第二方向y上布置的单元可以按照不同的页彼此分开。因此，在第一漏极选择线dsl0是被选漏极选择线并且第一字线wl1是被选字线的情况下，联接至第一字线wl1的多个页pg当中的联接至第一漏极选择线dsl0的页可以成为被选页。共同联接至第一字线wl1并且联接至未选的第二漏极选择线dsl1至第四漏极选择线dsl3的页可以成为未选页。
62.尽管在附图中例示了在每个存储器串st中包括一个源极选择晶体管sst和一个漏极选择晶体管dst的情况，但是依据半导体存储器装置的配置在每个存储器串st中可以包括多个源极选择晶体管sst和多个漏极选择晶体管dst。此外，依据半导体存储器装置的配置，可以在源极选择晶体管sst、存储器单元f1至fn和漏极选择晶体管dst之间设置虚设单元。与正常存储器单元f1至fn不同，虚设单元不存储用户数据，而是可以用于改善每个存储器串st的电特性。
63.图6是例示图2的每个页缓冲器中包括的位线预充电电路131的电路图。
64.页缓冲器pb1至pbm中的每个可以包括被配置为对位线bl1至blm中的相应一条位
线进行预充电的位线预充电电路131。这里，作为示例将描述页缓冲器pb1中包含的位线预充电电路131。
65.位线预充电电路131可以与位线bl1联接，并且通过响应于控制信号v1和v2施加电源电压v
dd
来对位线bl1进行预充电。控制信号v1和v2可以包括在从图2的控制逻辑140生成的页缓冲器控制信号pb_signals中。
66.位线预充电电路131可以包括串联联接在电源电压(v
dd
)端子和位线bl1之间的第一开关元件m1和第二开关元件m2。第一开关元件m1可以响应于控制信号v2而导通，并且第二开关元件m2可以响应于控制信号v1而导通，从而电源电压v
dd
可以施加至位线bl1。此外，第二开关元件m2可以依据控制信号v1的电位电平来控制向位线bl1施加的电流的量。
67.例如，在位线预充电操作中的位线过驱动时段期间，位线预充电电路131可以响应于具有过驱动电位电平的控制信号v1和具有逻辑低电平的控制信号v2来向位线bl1施加电源电压v
dd
。这里，响应于具有过驱动电位电平的控制信号v1，可以通过向位线bl1施加相对大量的电流来快速地增加位线bl1的电位电平。此外，在位线预充电操作期间，在位线过驱动时段已经终止之后，位线预充电电路131可以通过响应于具有目标电平的控制信号v1和具有低逻辑电平的控制信号v2向位线bl1连续施加电源电压v
dd
，来保持预充电电平。在实施方式中，目标电平可以低于过驱动电位电平。
68.在实施方式中，第一开关元件m1可以由pmos晶体管形成，而第二开关元件m2可以由nmos晶体管形成。
69.图7是例示根据本公开的实施方式的操作半导体存储器装置100的方法的流程图。
70.图8是用于描述根据本公开的实施方式的半导体存储器装置100的操作方法的操作电压的波形图。
71.将参照图1至图8描述根据本公开的实施方式的半导体存储器装置100的操作方法。
72.在本实施方式中，将描述在读取操作期间执行的位线预充电操作。
73.控制逻辑140可以从控制器1200接收与读取操作相对应的命令cmd，并且响应于接收到的命令cmd来控制外围电路160以执行读取操作。
74.在时段t1期间，电压发生电路150可以在电压发生电路控制信号vg_signals的控制下，生成要向未选字线unsel_wls(例如，wl2至wln)施加的设定电压(例如，vpass)。地址解码器120可以响应于地址解码器控制信号ad_signals而向被选存储块(例如，blk1)的未选字线unsel_wls(例如，wl2至wln)施加从电压发生电路150生成的设定电压vpass(在步骤s710)。
75.在时段t2期间，电压发生电路150可以在电压发生电路控制信号vg_signals的控制下，生成要向被选字线sel_wl(例如，wl1)施加的第一过驱动电压v_wl_od。在位线预充电操作期间，第一过驱动电压v_wl_od可以具有比被选字线sel_wl(wl1)的第一目标电压v_wl的电平高的电位电平。第一目标电压v_wl的电平可以是读取电压vread的电平。
76.地址解码器120可以响应于地址解码器控制信号ad_signals而向被选存储块(例如，blk1)的被选字线sel_wl(wl1)施加从电压发生电路150生成的第一过驱动电压v_wl_od(在步骤s720)。在时段t2、t3和t4期间可以施加第一过驱动电压v_wl_od。施加第一过驱动电压v_wl_od的时段t2、t3和t4可以被定义为字线过驱动时段wloverdrive。
77.在字线过驱动时段wloverdrive期间的时段t3中，相应的页缓冲器pb1至pbm中所包括的位线预充电电路131可以响应于控制信号v1和v2而向位线bl1至blm(bls)施加电源电压v
dd
。。这里，位线预充电电路131可以响应于具有过驱动电位v1_od的控制信号v1而向位线bl1至blm(bls)施加第二过驱动电压(在步骤s730)。可以在从时段t3到时段t5的时段期间施加第二过驱动电压。施加第二过驱动电压的时段可以定义为位线过驱动时段bloverdrive。位线过驱动时段bloverdrive可以是控制信号v1具有过驱动电位v1_od的时段。在位线过驱动时段bloverdrive中要向位线bl1至blm(bls)施加的第一量的电流可以大于在位线过驱动时段bloverdrive已经终止之后(例如，时段t6)要向位线bl1至blm(bls)施加的第二量的电流。
78.这里，要向字线施加的第一过驱动电压v_wl_od可以高于要向位线bl1至blm(bls)施加的第二过驱动电压。因此，位线bl1至blm(bls)中的每条位线的电位电平可以被预充电到低于第二目标电压v_bl的预位线电压v_bl_pre的电平。字线过驱动时段wloverdrive可以是存储器串中的单元电流相对较大的时段。如果字线过驱动时段wloverdrive与位线过驱动时段bloverdrive交叠，则可以防止发生其中每条位线bl的电位电平形成为高于第二目标电压v_bl的电平的位线过冲现象。
79.字线过驱动时段wloverdrive和位线过驱动时段bloverdrive可以在一些时段t3和t4中彼此交叠，如图8所示。
80.在时段t4期间，电压发生电路150可以在电压发生电路控制信号vg_signals的控制下，减小要向被选字线sel_wl(例如，wl1)施加的第一过驱动电压v_wl_od的电位电平，从而将被选字线sel wl(wl1)控制至第一目标电压v_wl(在步骤s740)。随着被选字线sel wl(wl1)的电位电平降低，位线bl1至blm(bls)中的每条位线的预充电电平可以增加。
81.在时段t5期间，控制信号v1的电位电平可以减小至目标电平v1_target，并且位线bl1至blm(bls)中的每条位线的电位电平可以被预充电至第二目标电压v_bl(在步骤s750)。
82.此后，在时段t6期间，被选字线sel_wl可以保持于第一目标电压v_wl的电平。位线bl1至blm(bls)可以保于在第二目标电压v_bl的电平。
83.图9是例示根据本公开的实施方式的存储器系统30000的图。
84.参照图9，存储器系统30000可以例如实施在蜂窝电话、智能电话、平板pc、个人数字助理(pda)或无线通信装置中。存储器系统30000可以包括存储器装置1100和被配置为控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下，控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。
85.在存储器控制器1200的控制下，可以通过显示器3200输出在存储器装置1100中编程的数据。
86.无线电收发器3300可以通过天线ant发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ant接收到的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且向存储器控制器1200或显示器3200发送处理后的信号。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并通过天线ant向外部装置输出改变后的无线电信号。输入装置3400可以用于输入用于控
制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
87.在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或者与处理器3100分开提供的芯片。存储器控制器1200可以使用图1所示的控制器1200的示例来实现。
88.图10是例示根据本公开的实施方式的存储器系统40000的图。
89.参照图10，例如，存储器系统40000可以被实施在个人计算机(pc)、平板pc、上网本、电子阅读器、个人数字助理(pda)、便携式多媒体播放器(pmp)、mp3播放器或mp4播放器中。
90.存储器系统40000可以包括存储器装置1100和被配置为控制存储器装置1100的数据处理操作的存储器控制器1200。
91.处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出在存储器装置1100中所存储的数据。例如，输入装置4200可以实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
92.处理器4100可以控制存储器系统40000的整体操作并控制存储器控制器1200的操作。在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或者与处理器4100分开设置的芯片。存储器控制器1200可以使用图1所示的控制器1200的示例来实现。
93.图11是例示根据本公开的实施方式的存储器系统50000的图。
94.参照图11，例如，存储器系统50000可以被实施在图像处理装置(例如，数码相机、配备有数码相机的便携式电话、配备有数码相机的智能电话、或配备有数码相机的平板pc)中。
95.存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
96.存储器系统50000的图像传感器5200可以将光学图像转换成数字信号。经转换的数字信号可以发送给处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出，或者可以通过控制器1200存储在存储器装置1100中。存储器装置1100中存储的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
97.在实施方式中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或与处理器5100分开提供的芯片。存储器控制器1200可以使用图1中所示的控制器1200的示例来实现。
98.图12是例示根据本公开的实施方式的存储器系统70000的图。
99.参照图12，例如，存储器系统70000可以被实施在存储卡或智能卡中。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
100.控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施方式中，卡接口7100可以是安全数字(sd)卡接口或多媒体卡(mmc)接口，但是它不限于此。存储
器控制器1200可以使用图1中所示的控制器1200的示例来实现。
101.卡接口7100可以根据主机60000的协议来对主机60000和存储器控制器1200之间的数据交换进行接口连接。在实施方式中，卡接口7100可以支持通用串行总线(usb)协议和芯片间(ic)-usb协议。这里，卡接口可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件、或信号传输方案。
102.当存储器系统70000连接到诸如pc、平板pc、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
103.在本公开的实施方式中，字线的过驱动时段与位线的过驱动时段部分地交叠，使得能够减少执行对位线进行预充电的操作所花费的时间。因此，可以提高半导体存储器装置的操作速度。
104.本文已经公开了实施方式，并且尽管采用了特定术语，但是仅在一般性和描述性意义上使用和解释它们，而并非用于限制性目的。在一些情况下，对于在本申请提交时的本领域普通技术人员而言显而易见的是，除非另外特别指出，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用，也可以与结合其它实施方式描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，可以在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下在形式和细节上进行各种变型。
105.相关申请的交叉引用
106.本申请要求于2019年12月26日在韩国知识产权局提交的韩国专利申请no.10-2019-0175710的优先权，其全部公开内容通过引用合并于此。