非易失性存储器器件、包括其的存储设备及其操作方法与流程

非易失性存储器器件、包括其的存储设备及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年5月4日在韩国知识产权局提交的韩国专利申请no.10
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2020
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0053180的优先权，其公开内容通过引用而整体并入本文。
技术领域
3.本发明构思的示例实施例涉及一种电子设备，并且具体地，涉及一种支持具有改进的可靠性和灵活性的编程操作的非易失性存储器器件、包括该非易失性存储器器件的存储设备以及该非易失性存储器器件的操作方法。


背景技术：

4.非易失性存储器包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存、相变随机存取存储器(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)等。
5.通常，非易失性存储器器件的编程操作需要比其读取操作更长的时间。当非易失性存储器器件执行编程操作时，可能发生紧急访问非易失性存储器器件的事件。例如，可能发生在非易失性存储器器件中紧急写入数据的事件或者从非易失性存储器器件紧急读取数据的事件。
6.在紧急访问被延迟直到完成编程操作的情况下，可能认为非易失性存储器器件不支持紧急访问。在暂停编程操作并支持紧急访问的情况下，与编程操作相关联的数据可能丢失。因此，可能认为非易失性存储器器件的可靠性低。


技术实现要素：

7.本发明构思的示例实施例提供了一种具有支持紧急访问的灵活性并具有改进的可靠性的非易失性存储器器件、包括该非易失性存储器器件的存储设备以及该非易失性存储器器件的操作方法。
8.根据示例实施例，非易失性存储器器件的操作方法包括：在非易失性存储器器件处接收暂停命令；响应于暂停命令，在非易失性存储器器件处暂停正被执行的编程操作；在非易失性存储器器件处接收恢复命令；以及响应于恢复命令，在非易失性存储器器件处恢复暂停的编程操作。编程操作包括编程循环(loop)，该编程循环中的每一个包括位线设置间隔、编程间隔和验证间隔。在编程循环中的每一个的编程间隔中，要被施加到非易失性存储器器件的所选存储器单元的编程电压的电平增加第一电压。在暂停编程操作之前最终施加到所选存储器单元的编程电压的电平和在恢复暂停的编程操作之后首先施加到所选存储器单元的编程电压的电平之间的差对应于不同于第一电压的第二电压。
9.根据示例实施例，一种非易失性存储器器件包括：存储器单元阵列，包括存储器单元；行解码器，通过字线与存储器单元连接，在编程操作的编程循环中的每一个的编程间隔中将编程电压施加到从字线中选择的字线，并且在编程循环中的每一个的验证间隔中将验
证电压施加到所选字线；页面缓冲器，通过位线与存储器单元连接，并且在编程操作的编程循环中的每一个的位线设置间隔中将电压施加到位线；以及控制逻辑，响应于编程命令而控制行解码器和页面缓冲器，使得编程操作被启动。在编程循环中的每一个的编程间隔中，行解码器将施加到所选字线的编程电压的电平增加第一电压。控制逻辑控制行解码器和页面缓冲器响应于暂停命令而暂停编程操作并响应于恢复命令而恢复暂停的编程操作。在暂停编程操作之前最终施加到所选字线的编程电压的电平和在恢复暂停的编程操作之后首先施加到所选字线的编程电压的电平之间的差对应于不同于第一电压的第二电压。
10.根据示例实施例，一种存储设备包括：非易失性存储器器件，包括存储器单元；以及控制器，将与从存储器单元中选择的存储器单元相关联的写入命令发送到非易失性存储器器件，在完成编程操作之前将用于暂停写入命令的暂停命令发送到非易失性存储器器件，并且将用于恢复写入命令的恢复命令发送到非易失性存储器器件。响应于写入命令，非易失性存储器器件重复地将编程电压施加到所选存储器单元，同时将编程电压增加第一增量。控制器将关于要被施加到所选存储器单元的编程电压的第二增量的信息与恢复命令一起发送到非易失性存储器器件。非易失性存储器器件响应于恢复命令将编程电压增加第二增量。
附图说明
11.通过参考附图详细描述本发明构思的示例实施例，本发明构思的以上以及其他目的和特征将变得明显。
12.图1是示出根据本发明构思的示例实施例的非易失性存储器器件的框图。
13.图2示出了执行编程操作的示例。
14.图3示出了暂停和恢复编程操作的示例。
15.图4示出了根据本发明构思的示例实施例的非易失性存储器器件的操作方法的第一示例。
16.图5示出了在编程操作中将编程电压施加到所选字线的第一示例。
17.图6示出了在编程操作中将编程电压施加到所选字线的第二示例。
18.图7示出了根据本发明构思的示例实施例的非易失性存储器器件的操作方法的第二示例。
19.图8示出了在编程操作中将编程电压施加到所选字线的第三示例。
20.图9示出了暂停和恢复编程操作的另一示例。
21.图10是根据本发明构思的示例实施例的非易失性存储器器件的框图。
22.图11示出了图10的非易失性存储器器件的操作方法的示例。
23.图12示出了能够用作图10的机器学习逻辑的示例的神经网络。
24.图13是示出图1或图10的存储器块中的一个存储器块的示例的电路图。
25.图14示出了根据本发明构思的示例实施例的存储设备。
26.图15示出了图14的存储设备的操作方法的示例。
27.图16是示出示例非易失性存储器器件的示图。
具体实施方式
28.下面，本发明构思的示例实施例可以被详细和清楚地描述到本领域普通技术人员容易实施本发明构思的程度。
29.图1是示出根据本发明构思的示例实施例的非易失性存储器器件100的框图。参考图1，非易失性存储器器件100包括存储器单元阵列110、行解码器块120、页面缓冲器块130、通过/失败检查块(pass/fail check，pfc)140、数据输入和输出块150、缓冲器块160和/或控制逻辑块170。
30.存储器单元阵列110包括多个存储器块blk1至blkz。存储器块blk1至blkz中的每一个包括多个存储器单元。存储器块blk1至blkz中的每一个可以通过一个或多个接地选择线gsl、字线wl以及一个或多个串选择线ssl与行解码器块120连接。字线wl中的一些可以用作虚拟字线。存储器块blk1至blkz中的每一个可以通过多个位线bl与页面缓冲器块130连接。多个存储器块blk1至blkz可以与多个位线bl共同连接。
31.在示例实施例中，多个存储器块blk1至blkz中的每一个可以是擦除操作的单位。属于存储器块blk1至blkz中的每一个的存储器单元可以被同时擦除。又例如，多个存储器块blk1至blkz中的每一个可以被划分为多个子块。多个子块中的每一个可以对应于擦除操作的单位。
32.行解码器块120通过接地选择线gsl、字线wl和串选择线ssl与存储器单元阵列110连接。行解码器块120在控制逻辑块170的控制下进行操作。
33.行解码器块120可以解码从缓冲器块160接收的行地址ra，并且可以基于解码的行地址来控制要被施加到串选择线ssl、字线wl和接地选择线gsl的电压。
34.页面缓冲器块130通过多个位线bl与存储器单元阵列110连接。页面缓冲器块130通过多个数据线dl与数据输入和输出块150连接。页面缓冲器块130在控制逻辑块170的控制下进行操作。
35.在编程操作中，页面缓冲器块130可以存储要被写入存储器单元的数据。页面缓冲器块130可以基于存储的数据向多个位线bl施加电压。在读取操作中或者在编程操作或擦除操作中执行的验证读取操作中，页面缓冲器块130可以感测位线bl的电压，并且可以存储感测结果。
36.在与编程操作或擦除操作相关联的验证读取操作中，通过/失败检查块140可以验证页面缓冲器块130的感测结果。例如，在与编程操作相关联的验证读取操作中，通过/失败检查块140可以对分别对应于没有被编程到目标阈值电压或更高的导通单元(on
‑
cell)的值(例如，0)的数量进行计数。
37.在与擦除操作相关联的验证读取操作中，通过/失败检查块140可以对分别对应于没有被擦除到目标阈值电压或更低的截止单元(off
‑
cell)的值(例如，1)的数量进行计数。当计数结果是阈值或更大时，通过/失败检查块140可以向控制逻辑块170输出失败信号。当计数结果小于阈值时，通过/失败检查块140可以向控制逻辑块170输出通过信号。可以基于通过/失败检查块140的验证结果来进一步执行编程操作的编程循环或擦除操作的擦除循环。
38.数据输入和输出块150通过多个数据线dl与页面缓冲器块130连接。数据输入和输出块150可以从缓冲器块160接收列地址ca。数据输入和输出块150可以根据列地址ca向缓
冲器块160输出由页面缓冲器块130读取的数据。数据输入和输出块150可以基于列地址ca向页面缓冲器块130提供从缓冲器块160接收的数据。
39.缓冲器块160可以通过第一通道ch1从外部设备接收命令cmd和地址addr，并且可以与外部设备交换数据“data”。缓冲器块160可以在控制逻辑块170的控制下进行操作。缓冲器块160可以向控制逻辑块170提供命令cmd。缓冲器块160可以向行解码器块120提供地址addr的行地址ra，并且可以向数据输入和输出块150提供地址addr的列地址ca。缓冲器块160可以与数据输入和输出块150交换数据“data”。
40.控制逻辑块170可以通过第二通道ch2交换来自外部设备的控制信号ctrl。控制逻辑块170可以允许缓冲器块160对命令cmd、地址addr和数据“data”进行路由。控制逻辑块170可以解码从缓冲器块160接收的命令cmd，并且可以基于解码的命令来控制非易失性存储器器件100。
41.控制逻辑块170可以包括计数器171和/或表172。在控制逻辑块170的控制下，计数器171可以对从特定时间点经过的时间进行计数。表172可以根据经过的时间来存储参数。控制逻辑块170可以通过使用计数器171和表172来支持暂停和恢复编程操作的功能(或方案或操作)，从而改进支持暂停和恢复功能的编程操作的可靠性。
42.在示例实施例中，非易失性存储器器件100可以以接合(bonding)方式制造。存储器单元阵列110可以在第一晶圆处制造，并且行解码器块120、页面缓冲器块130、数据输入和输出块150、缓冲器块160和控制逻辑块170可以在第二晶圆处制造。非易失性存储器器件100可以通过耦接第一晶圆和第二晶圆使得第一晶圆的上表面和第二晶圆的上表面面向彼此来实施。
43.又例如，非易失性存储器器件100可以以外围上单元(cell over peri，cop)方式制造。包括行解码器块120、页面缓冲器块130、数据输入和输出块150、缓冲器块160和控制逻辑块170的外围电路可以在衬底上被实施。存储器单元阵列110可以在外围电路上被实施。外围电路和存储器单元阵列110可以通过使用通孔来连接。
44.图2示出了执行编程操作的示例。在图2中，横轴表示时间“t”，并且纵轴表示电压“v”。在图2中示出了编程操作中要被施加到从字线wl中选择的字线的电压的示例。
45.参考图1和图2，编程操作可以包括多个编程循环。在示例实施例中，在图2中示出了第一编程循环loop1至第三编程循环loop3。然而，编程循环的数量不限于“3”。
46.编程循环loop1至loop3中的每一个可以包括位线设置间隔i_bls、编程间隔i_pgm和验证间隔i_vfy。在位线设置间隔i_bls中，可以设置位线bl的电压。例如，位线bl可以与连接到所选字线的所选存储器单元(例如，针对编程操作的存储器单元)连接。
47.编程电压(例如，电源电压)可以被施加到与所选存储器单元当中阈值电压要被增加(或者要被编程)的存储器单元连接的位线。编程禁止电压(例如，接地电压或类似于接地电压的电压)可以被施加到与所选存储器单元当中阈值电压要被保持(或者要被编程禁止)的存储器单元连接的位线。
48.在编程间隔i_pgm中，通过电压vpass可以被施加到字线wl。通过电压vpass可以导通与字线wl连接的存储器单元。之后，编程电压vpgm可以被施加到所选字线。编程电压vpgm可以允许存储器单元的阈值电压被编程以增加。
49.在验证间隔i_vfy中，验证电压vfy可以被施加到所选字线。例如，当在一个存储器
单元中编程两位时，通过编程操作，存储器单元的阈值电压可以被调整到三个编程状态中的一个，或者可以被保持为擦除状态。也就是说，存储器单元的阈值电压可以属于擦除状态和三个编程状态中的一个。验证电压vfy可以包括分别对应于三个编程状态的三个电压。
50.例如，当在一个存储器单元中编程“n”位(n是正整数)时，通过编程操作，存储器单元的阈值电压可以被调整到擦除状态和(2
n
‑
1)个编程状态中的一个，或者可以被保持。验证电压vfy可以包括分别对应于(2
n
‑
1)个编程状态的(2
n
‑
1)个电压。
51.可以通过重复编程循环来执行编程操作。当编程循环进行(被重复)时，编程电压vpgm的电平可以增加第一电压
△
v1。
52.当执行编程操作时，可能发生紧急访问非易失性存储器器件100的事件。根据本发明构思的示例实施例的非易失性存储器器件100可以支持暂停和恢复编程操作使得在执行编程操作的同时执行紧急访问的功能。
53.在图2中示出了示例，以从最高值到最低值的降序顺序地施加验证电压vfy。然而，施加验证电压vfy的次序可能不与验证电压vfy的电平相关联。可替代地，以从最低值到最高值的升序顺序地施加验证电压vfy。
54.图3示出了暂停和恢复编程操作的示例。在图3中示出了作为控制信号ctrl中的一个的非易失性存储器器件100通过第一通道ch1接收/发送的信号、非易失性存储器器件100的内部操作iop、以及非易失性存储器器件100通过第二通道ch2输出的就绪/忙碌信号rnb。
55.当非易失性存储器器件100的内部操作iop没有被执行时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为指示就绪状态的高电平。当就绪/忙碌信号rnb处于高电平时，非易失性存储器器件100的外部设备(例如，控制器)可以向非易失性存储器器件100发送请求。
56.例如，非易失性存储器器件100可以从外部设备接收第一请求r1。第一请求r1可以包括第一命令cmd1、第一地址addr1和第一数据data1。第一命令cmd1可以是写入命令。响应于接收到第一请求r1，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为忙碌状态，即低电平。
57.响应于第一请求r1，非易失性存储器器件100可以开始第一操作，即编程操作。因为非易失性存储器器件100支持暂停和恢复编程操作的功能，所以非易失性存储器器件100可以开始第一操作，并且可以将就绪/忙碌信号rnb设置为就绪状态。
58.在完成第一操作之前，非易失性存储器器件100可以从外部设备接收第二请求r2。第二请求r2可以包括第二命令cmd2。第二命令cmd2可以是暂停命令。非易失性存储器器件100可以响应于第二请求r2而执行暂停操作sus。当基于第二请求r2来执行暂停操作sus时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为忙碌状态。
59.暂停操作sus可以包括存储(或备份)第一操作的进度信息。第一操作的进度信息可以包括通过将所选存储器单元的编程操作的验证结果应用于加载到页面缓冲器块130的第一数据data1而更新(或获得)的数据(例如，编程进度数据)。
60.第一操作的进度信息还可以包括已经执行的编程循环的数量、最终施加的编程电压vpgm的电平以及编程状态当中完全编程的状态的信息。第一操作的进度信息还可以包括编程循环的位线设置间隔i_bls、编程间隔i_pgm和验证间隔i_vfy当中暂停操作sus被执行的间隔的信息。
61.可以在非易失性存储器器件100的内部存储装置中存储(或更新)第一操作的进度信息。暂停操作sus还可以包括在存储(或备份)进度信息之后重置(或初始化)页面缓冲器块130。
62.当完成暂停操作sus时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为就绪状态。在就绪/忙碌信号rnb被设置为就绪状态之后，非易失性存储器器件100可以从外部设备接收第三请求r3。
63.第三请求r3可以包括第三命令cmd3、第三地址addr3和第二数据data2。在示例实施例中，第三命令cmd3可以是写入命令。可替代地，第三请求r3可以包括第三命令cmd3和第三地址addr3。在示例实施例中，第三命令cmd3可以是读取命令。
64.非易失性存储器器件100可以响应于第三请求r3而执行第二操作。在示例实施例中，当执行第二操作时，非易失性存储器器件100可以将就绪/忙碌信号rnb保持在忙碌状态。又例如，非易失性存储器器件100可以支持多暂停
‑
恢复功能。在示例实施例中，当执行第二操作时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为就绪状态。当执行第二操作时，非易失性存储器器件100可以接收额外的暂停命令。
65.当完成第二操作时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为就绪状态。又例如，在非易失性存储器器件100支持多暂停
‑
恢复功能的情况下，非易失性存储器器件100可以通过允许就绪/忙碌信号rnb顺序地具有就绪到忙碌转变和忙碌到就绪转变来通知外部设备第二操作被完成。
66.在完成第二操作之前，非易失性存储器器件100可以从外部设备接收第四请求r4。第四请求r4可以包括第四命令cmd4。第四命令cmd4可以是恢复命令。非易失性存储器器件100可以响应于第四请求r4而执行恢复操作res。当执行恢复操作res时，非易失性存储器器件100可以将就绪/忙碌信号rnb设置为忙碌状态。
67.恢复操作res可以包括加载第一操作的进度信息。恢复操作res可以包括将编程进度数据加载到页面缓冲器块130。此外，恢复操作res可以包括基于第一操作的进度信息来设置编程循环的参数。设置编程循环的参数可以包括设置编程电压vpgm的电平或者设置编程循环的间隔当中要被恢复的间隔。
68.在示例实施例中，执行暂停操作sus的编程循环的间隔可以在恢复操作res中被恢复。可替代地，不管执行暂停操作sus的编程循环的间隔如何，第一编程循环可以在恢复操作res中开始。
69.当完成恢复操作res时，非易失性存储器器件100可以恢复第一操作。第一操作可以被恢复，并且非易失性存储器器件100可以将就绪/忙碌信号rnb设置为就绪状态。在示例实施例中，当完成第一操作时，非易失性存储器器件100可以通过允许就绪/忙碌信号rnb顺序地具有就绪到忙碌转变和忙碌到就绪转变来通知外部设备第一操作被完成。
70.外部设备可以确定非易失性存储器器件100是否支持暂停和恢复功能。当确定非易失性存储器器件100支持暂停和恢复功能时，外部设备可以确定非易失性存储器器件100是处于不存在正被执行的命令的就绪状态还是处于支持暂停和恢复功能的就绪状态。当确定非易失性存储器器件100处于支持暂停和恢复功能的就绪状态时，外部设备可以顺序地向非易失性存储器器件100输入暂停命令、访问命令和恢复命令。
71.示例被描述为非易失性存储器器件100接收作为暂停命令的第二命令cmd2。然而，
非易失性存储器器件100可以被配置为在执行编程操作的同时响应于接收到读取命令而执行暂停操作sus，并且执行读取操作。
72.此外，示例被描述为非易失性存储器器件100接收作为恢复命令的第四命令cmd4。然而，非易失性存储器器件100可以被配置为响应于完成读取操作而执行恢复操作res，并且恢复编程操作。
73.在图3中，从暂停操作sus开始的时间点到完成恢复操作res的时间点的时间可以是恢复时间tres。在执行编程操作的一部分之后，所选存储器单元可以在恢复时间tres期间被单独留下。当所选存储器单元被单独留下时，所选存储器单元的阈值电压可以改变(或者可以被稳定)。
74.当恢复编程操作时，如图2所示，在编程电压vpgm增加第一电压
△
v1的情况下，所选存储器单元的阈值电压的分布可以由于恢复时间tres期间阈值电压的改变而增加。这可能导致读取错误的增加，即非易失性存储器器件100的可靠性降低。
75.根据本发明构思的示例实施例的非易失性存储器器件100可以基于恢复时间tres期间阈值电压的改变来调整(或设置)编程循环的参数。因此，可以减少或防止非易失性存储器器件100的可靠性由于恢复时间tres期间的单独留下而降低。
76.图4示出了根据本发明构思的示例实施例的非易失性存储器器件100的操作方法的第一示例。参考图1和图4，在操作s110中，非易失性存储器器件100可以接收暂停命令。例如，当响应于写入命令而执行编程操作时，非易失性存储器器件100可以接收暂停命令。
77.在操作s120中，非易失性存储器器件100可以暂停编程操作。在操作s130中，非易失性存储器器件100可以开始通过使用计数器171对恢复时间tres计数。可以同时、并行、顺序或反向执行操作s120和操作s130。
78.在操作s140中，非易失性存储器器件100可以确定是否接收到恢复命令。非易失性存储器器件100可以等待，直到接收到恢复命令。当接收到恢复命令时，非易失性存储器器件100可以执行操作s150。
79.在操作s150中，非易失性存储器器件100可以基于恢复时间tres来调整编程操作的电压。例如，非易失性存储器器件100可以基于恢复时间tres来调整编程电压vpgm。表172可以存储对应于恢复时间tres的第二电压
△
v2的信息。非易失性存储器器件100可以参考表172来调整第二电压
△
v2。
80.直到在暂停编程操作之后接收到恢复命令，非易失性存储器器件100可以响应于外部设备的请求而执行一个或多个操作。图4主要示出了非易失性存储器器件100与暂停和恢复功能相关联的操作，因此，省略了在暂停编程操作的同时响应于外部设备的请求而执行的(多个)操作的描述。
81.图5示出了在编程操作中将编程电压vpgm施加到所选字线的第一示例。在图5中示出了在执行以上暂停和恢复操作时施加编程电压vpgm的示例实施例。在图5中，横轴表示时间“t”，并且纵轴表示电压“v”。
82.参考图1和图5，当在编程操作中执行编程循环时，编程电压vpgm可以增加第一电压
△
v1。在执行暂停操作和恢复操作的情况下，在恢复时间tres期间，编程电压vpgm可以不被施加到所选字线。
83.在经过恢复时间tres之后，可以再次执行编程循环。在恢复编程操作之后首先施
加的编程电压vpgm和在暂停编程操作之前最终施加的编程电压vpgm之间的差可以是第二电压
△
v2。第二电压
△
v2可以等于或小于第一电压
△
v1。在示例实施例中，可以基于恢复时间tres来调整第二电压
△
v2。
84.随着恢复时间tres增加，第二电压
△
v2可以减小。随着恢复时间tres减少，第二电压
△
v2可以增大。如图5中虚线框所标记的，可以在从“0”到第一电压
△
v1的范围内确定第二电压
△
v2。通过随着恢复时间tres增加而减小编程电压vpgm的增量，可以抑制在恢复时间tres期间被单独留下的存储器单元的阈值电压的分布扩散。
85.在恢复编程操作之后，当第二次施加编程电压vpgm时，编程电压vpgm的增量可以返回到第一电压
△
v1。也就是说，当执行编程循环时，编程电压vpgm可以从先前电平增加第一电压
△
v1。
86.在示例实施例中，可以基于编程操作的进度信息来进一步调整第二电压
△
v2。例如，可以基于已经执行的编程循环的数量、最终施加的编程电压vpgm的电平以及编程状态当中完全编程的状态的信息中的至少一个来进一步调整第二电压
△
v2。
87.此外，可以基于编程循环的位线设置间隔i_bls、编程间隔i_pgm和验证间隔i_vfy当中暂停操作sus被执行的间隔的信息来进一步调整第二电压
△
v2。可以基于所选存储器单元的物理位置来进一步调整第二电压
△
v2。
88.在示例实施例中，可以基于从外部设备提供的外部信息(诸如与所选存储器单元相关联的编程和擦除周期(cycle)的数量以及温度)来进一步调整第二电压
△
v2。例如，可以与暂停命令或恢复命令一起从外部设备接收外部信息。
89.图6示出了在编程操作中将编程电压vpgm施加到所选字线的第二示例。在图6中示出了在执行以上暂停和恢复操作时施加编程电压vpgm的示例实施例。在图6中，横轴表示时间“t”，并且纵轴表示电压“v”。
90.与图5相比，在恢复编程操作之后，编程电压vpgm的增量可以逐步返回到第一电压
△
v1。例如，在恢复编程操作之后首先施加的编程电压vpgm的增量可以基于恢复时间tres而确定为第二电压
△
v2。
91.在恢复编程操作之后第二次施加的编程电压vpgm的增量可以返回到第三电压
△
v3。第三电压
△
v3可以大于第二电压
△
v2，并且可以小于第一电压
△
v1。在恢复编程操作之后第三次施加的编程电压vpgm的增量可以是第一电压
△
v1。
92.在图6中示出了示例，编程电压vpgm的增量通过两个步骤从第二电压
△
v2返回到第一电压
△
v1。然而，返回编程电压vpgm的增量所需的步骤的数量和编程电压vpgm返回到的电平不限于以上示例。
93.例如，编程电压vpgm的增量可以增加给定电压电平。在示例实施例中，编程电压vpgm的增量可以通过步骤返回到第一电压
△
v1，其中该步骤的数量对应于通过将第一电压
△
v1减去第二电压
△
v2的值除以给定电压电平而获得的值。
94.又例如，编程电压vpgm的增量可以通过给定数量的步骤返回到第一电压
△
v1。在示例实施例中，编程电压vpgm可以增加与通过将第一电压
△
v1减去第二电压
△
v2的值除以确定的数而获得的值相对应的电压电平。
95.又例如，编程电压vpgm的增量和步骤的数量可以基于恢复时间tres、进度信息和第二电压
△
v2的至少一部分来确定。
96.图7示出了根据本发明构思的示例实施例的非易失性存储器器件100的操作方法的第二示例。参考图1和图7，操作s210至操作s240与图4的操作s110至操作s140相同。因此，将省略附加描述以避免冗余。
97.当恢复编程操作时，在操作s250中，非易失性存储器器件100可以对所选存储器单元执行验证。可以通过使用在暂停编程操作之前最终施加到所选存储器单元的验证电压来执行验证。
98.在操作s260中，非易失性存储器器件100可以基于恢复时间tres和验证结果来调整编程操作的电压。例如，非易失性存储器器件100可以比较编程进度数据和验证结果，并且可以检测所选存储器单元的阈值电压的变化。除了恢复时间tres之外，非易失性存储器器件100还可以基于检测到的变化来调整编程操作的电压。
99.图8示出了在编程操作中将编程电压vpgm施加到所选字线的第三示例。在图8中示出了在执行以上暂停和恢复操作时施加编程电压vpgm的示例实施例。在图8中，横轴表示时间“t”，并且纵轴表示电压“v”。
100.与图5的示例相比，当恢复编程操作时，验证电压vfy可以被施加到所选字线。可以基于恢复时间tres和验证结果来调整第二电压
△
v2。在示例实施例中，可以在从负电压
‑△
v1到正电压
△
v1的范围内确定第二电压
△
v2。
101.第二电压
△
v2具有负值的示例可以被应用于图5和图6的示例。如参考图6所述，恢复编程操作之后的编程电压vpgm的增量可以通过多个步骤从第二电压
△
v2返回到第一电压
△
v1。
102.图9示出了在编程循环loop1至loop3中执行暂停和恢复操作的另一示例。参考图1和图9，在编程循环loop1至loop3中的每一个中，编程电压vpgm可以具有两个或更多个不同的电平。
103.编程电压vpgm的不同电平可以被施加到要被编程到不同编程状态的存储器单元。例如，编程电压vpgm的高电平可以被施加到要被编程到第一和第二编程状态的存储器单元。编程电压vpgm的低电平可以被施加到要被编程到第三编程状态的存储器单元。
104.在示例实施例中，编程电压vpgm的不同电平可以共同被施加到要被编程到至少一个编程状态的存储器单元。例如，编程电压vpgm的高电平可以被施加到要被编程到第一和第二编程状态的存储器单元。编程电压vpgm的低电平可以被施加到要被编程到第二和第三编程状态的存储器单元。
105.当执行编程循环时，编程电压vpgm的低电平可以增加第一增量
△
v1。当执行编程循环时，编程电压vpgm的高电平可以增加第二增量
△
v2。在示例实施例中，第一增量
△
v1可以等于或大于第二增量
△
v2。
106.如图9所示，在执行第一编程循环loop1和第二编程循环loop2之后，可以暂停编程操作。之后，可以恢复第三编程循环loop3。在第三编程循环loop3中，编程电压vpgm的低电平可以从第二编程循环loop2的电平增加第三增量
△
v3。编程电压vpgm的高电平可以从第二编程循环loop2的电平增加第四增量
△
v4。第三增量
△
v3可以等于或大于第四增量
△
v4。
107.如参考图5、图6和图8所述，第三增量
△
v3可以等于或小于第一增量
△
v1。第三电压
△
v3可以具有负值。编程电压vpgm的低电平的增量可以逐步返回。例如，编程电压vpgm的低电平的增量可以从第三增量
△
v3开始，然后可以增加到第三增量
△
v3和第一增量
△
v1之
间的增量中的至少一个，然后可以返回到第一增量
△
v1。
108.如参考图5、图6和图8所述，第四增量
△
v4可以等于或小于第二增量
△
v2。第四增量
△
v4可以具有负值。编程电压vpgm的高电平的增量可以逐步返回。例如，编程电压vpgm的高电平的增量可以从第四增量
△
v4开始，然后可以增加到第四增量
△
v4和第二增量
△
v2之间的增量中的至少一个，然后可以返回到第二增量
△
v2。
109.在图9中示出了示例，编程电压vpgm包括两个不同的电平，但是编程电压vpgm可以包括三个或更多个不同的电平。
110.在图9中示出了示例，以从最高电平到最低电平的降序施加编程电压vpgm。然而，如参考图2的验证电压vfy所述，施加编程电压vpgm的电平的次序可以被不同地改变。此外，可以以各种次序施加验证电压vfy。
111.在示例实施例中，给出了编程电压vpgm包括不同的电平的描述。然而，本发明构思的技术思想可以理解为在编程间隔i_pgm中施加不同电平的编程电压。
112.图10是示出根据本发明构思的示例实施例的非易失性存储器器件200的框图。参考图10，非易失性存储器器件200包括存储器单元阵列210、行解码器块220、页面缓冲器块230、通过/失败检查块(pfc)240、数据输入和输出块250、缓冲器块260和/或控制逻辑块270。
113.与图1的非易失性存储器器件100相比，非易失性存储器器件200的控制逻辑块270可以包括计数器271和/或机器学习逻辑(machine learning，ml)272。计数器271可以用于对恢复时间tres计数。机器学习逻辑272可以用于确定第二电压
△
v2。
114.图11示出了图10的非易失性存储器器件200的操作方法的示例。参考图10和图11，操作s310至操作s340与图4的操作s110至操作s140相同。因此，将省略附加描述以避免冗余。在操作s350中，非易失性存储器器件200可以基于机器学习来调整编程操作的电压。
115.图12示出了能够用作图10的机器学习逻辑的示例的神经网络nn。例如，神经网络nn可以包括各种衍生实施方式，诸如人工神经网络(artificial neural network，ann)、卷积神经网络(convolution neural network，cnn)和递归神经网络(recursive neural network，rnn)。
116.参考图12，神经网络nn包括第一输入节点in1至第四输入节点in4、第一隐藏节点hn1至第十隐藏节点hn10、以及输出节点on。当构建神经网络时，可以提前确定输入节点的数量、隐藏节点的数量和输出节点的数量。
117.第一输入节点in1至第四输入节点in4形成输入层。第一隐藏节点hn1至第五隐藏节点hn5形成第一隐藏层。第六隐藏节点hn6至第十隐藏节点hn10形成第二隐藏层。输出节点on形成输出层。当构建神经网络时，可以提前确定隐藏层的数量。
118.用于学习或推断的数据可以被输入到第一输入节点in1至第四输入节点in4。每个输入节点的值通过分支(或突触)被传送到第一隐藏层的第一隐藏节点hn1至第五隐藏节点hn5。分支(或突触)中的每一个可以被指定为具有对应的突触值或对应的权重。每个输入节点的值可以用对应的分支(或突触)的突触值或权重进行计算(例如，相乘)，并且可以被传送到第一隐藏层。
119.输入到第一隐藏节点hn1至第五隐藏节点hn5的值是用权重(或突触值)计算的，并且可以被传送到第二隐藏层的第六隐藏节点hn6至第十隐藏节点hn10。第六隐藏节点hn6至
第十隐藏节点hn10的输入是用权重(或突触值)计算的，并且被传送到输出节点on。输出节点on的值可以指示学习或推断的结果。
120.恢复时间tres、已经执行的编程循环的数量、最终施加的编程电压vpgm的电平以及编程状态当中完全编程的状态的信息可以用作神经网络nn的输入。此外，编程循环的位线设置间隔i_bls、编程间隔i_pgm和验证间隔i_vfy当中暂停操作sus被执行的间隔的信息可以进一步用作神经网络nn的输入。
121.地址addr，即所选存储器单元的物理位置，可以用作神经网络nn的输入。在示例实施例中，从外部设备提供的外部信息，诸如与所选存储器单元相关联的编程和擦除周期的数量以及温度，可以进一步用作神经网络nn的输入。可以与暂停命令或恢复命令一起从外部设备接收外部信息。
122.如参考图7和图8所述，在非易失性存储器器件200被配置为在恢复编程操作时执行验证的情况下，验证结果可以进一步用作神经网络nn的输入。例如，比较验证结果和编程进度数据的结果可以用作神经网络nn的输入。神经网络nn的一个输入节点可以接收一个输入或者两个或更多个输入。
123.神经网络nn可以输出第二电压
△
v2的电平。如参考图6所述，当逐步返回编程电压vpgm的增量时，神经网络nn可以输出步骤的数量和每个步骤的增量。
124.机器学习逻辑可以利用各种其他人工神经网络组织和处理模型，诸如去卷积神经网络、包括长短期记忆(long short
‑
term memory，lstm)单元和/或门控递归单元(gated recurrent unit，gru)的递归神经网络(recurrent neural network，rnn)、堆叠神经网络(stacked neural network，snn)、状态空间动态神经网络(state
‑
space dynamic neural network，ssdnn)、深度信念网络(deep belief network，dbn)、生成对抗网络(generative adversarial network，gan)和/或受限玻尔兹曼机(restricted boltzmann machine，rbm)。
125.可替代地或可附加地，这样的网络结构可以包括其他形式的机器学习模型，诸如例如，线性和/或逻辑回归、统计聚类、贝叶斯分类、决策树、诸如主成分分析的降维、以及专家系统；和/或它们的组合，包括诸如随机森林的集成(ensemble)。这样的机器学习模型也可以用于提供各种服务和/或应用，例如图像分类服务、基于生物信息或生物统计数据的用户认证服务、高级驾驶员辅助系统(advanced driver assistance system，adas)服务、语音助手服务、自动语音识别(automatic speech recognition，asr)服务等，可以由电子设备执行、运行或处理。
126.图13是示出图1或图10的存储器块blk1至blkz中的一个存储器块blka的示例的电路图。参考图13，多个单元串cs可以以行和列排列在衬底sub上。多个单元串cs可以与形成在衬底sub上(或衬底sub中)的公共源极线csl共同连接。在图13中，例示了衬底sub的位置，以帮助理解存储器块blka的结构。
127.每行的单元串cs可以与接地选择线gsl以及第一串选择线ssl1至第四串选择线ssl4的对应串选择线共同连接。每列的单元串可以与第一位线bl1至第四位线bl4中的对应一个连接。为了减少或防止附图变得复杂，与第二串选择线ssl2和第三串选择线ssl3连接的单元串cs被描绘为模糊的。
128.单元串cs中的每一个可以包括连接到接地选择线gsl的至少一个接地选择晶体管
gst，分别与多个字线wl1至wl8连接的多个存储器单元mc1至mc8，以及分别与串选择线ssl1、ssl2、ssl3或ssl4连接的串选择晶体管sst。
129.在单元串cs中的每一个中，接地选择晶体管gst、存储器单元mc1至mc8以及串选择晶体管sst可以沿着垂直于衬底sub的方向串联连接，并且可以沿着垂直于衬底sub的方向顺序地堆叠。在单元串cs中的每一个中，存储器单元mc1至mc8中的至少一个可以用作虚拟存储器单元。虚拟存储器单元可以不被编程(例如，可以被编程禁止)或者可以与存储器单元mc1至mc8当中除了虚拟存储器单元之外的剩余存储器单元不同地被编程。
130.在示例实施例中，位于相同高度并且与一个串选择线ssl1、ssl2、ssl3或ssl4相关联的存储器单元可以形成一个物理页面。一个物理页面的存储器单元可以连接到一个子字线。位于相同高度的物理页面的子字线可以共同连接到一个字线。
131.当以三维结构实施存储器块blka时，存储器单元mc的特性可以根据存储器单元mc的高度而不同地实施。例如，存储器单元mc的尺寸可以根据存储器单元mc的高度来改变。因此，可以基于存储器单元mc的物理位置来调整第二电压
△
v2。
132.图14示出了根据本发明构思的示例实施例的存储设备300。参考图14，存储设备300可以包括非易失性存储器器件310、存储器控制器320和/或缓冲存储器330。非易失性存储器器件310可以包括多个存储器单元。多个存储器单元中的每一个可以存储两位或更多位。
133.例如，非易失性存储器器件310可以包括诸如闪存器件、相变存储器器件、铁电存储器器件、磁存储器器件和电阻存储器器件的各种非易失性存储器器件中的至少一种。
134.存储器控制器320可以从外部主机设备接收将数据写入非易失性存储器器件310或者从非易失性存储器器件310读取数据的各种请求。存储器控制器320可以在缓冲存储器330中存储(或缓冲)与外部主机设备交换的用户数据，并且可以在缓冲存储器330中存储用于管理存储设备300的元数据。
135.存储器控制器320可以通过第一通道ch1和第二通道ch2访问非易失性存储器器件310。例如，存储器控制器320可以通过第一通道ch1向非易失性存储器器件310发送命令和地址。存储器控制器320可以通过第一通道ch1与非易失性存储器器件310交换数据。
136.存储器控制器320可以通过第二通道ch2向非易失性存储器器件310发送第一控制信号。存储器控制器320可以通过第二通道ch2从非易失性存储器器件310接收第二控制信号。
137.在示例实施例中，存储器控制器320可以被配置为控制两个或更多个非易失性存储器器件。存储器控制器320可以为两个或更多个非易失性存储器器件中的每一个提供第一不同通道和第二不同通道。
138.又例如，存储器控制器320可以针对两个或更多个非易失性存储器器件共享一个第一通道。存储器控制器320可以关于两个或更多个非易失性存储器器件共享第二通道ch2的一部分，并且可以单独提供其剩余部分。
139.缓冲存储器330可以包括随机存取存储器。例如，缓冲存储器330可以包括动态随机存取存储器、相变随机存取存储器、铁电随机存取存储器、磁随机存取存储器或电阻随机存取存储器中的至少一个。
140.存储器控制器320可以包括总线321、主机接口322、内部缓冲器323、处理器324、缓
冲器控制器326、存储器管理器327和/或纠错码(error correction code，ecc)块328。
141.总线321可以提供存储器控制器320中的组件之间的通信通道。主机接口322可以从外部主机设备接收各种请求，并且可以解析所接收的请求。主机接口322可以将解析的请求存储到内部缓冲器323。
142.主机接口322可以向外部主机设备发送各种响应。主机接口322可以根据给定的通信协议与外部主机设备交换信号。内部缓冲器323可以包括随机存取存储器。例如，内部缓冲器323可以包括静态随机存取存储器或动态随机存取存储器。
143.处理器324可以驱动用于驱动存储器控制器320的操作系统或固件。处理器324可以读取存储在内部缓冲器323中的解析的请求，并且可以生成用于控制非易失性存储器器件310的命令和地址。处理器324可以将所生成的命令和地址传送到存储器管理器327。
144.处理器324可以将用于管理存储设备300的各种元信息存储到内部缓冲器323。处理器324可以通过缓冲器控制器326访问缓冲存储器330。处理器324可以控制缓冲器控制器326和存储器管理器327，使得存储在缓冲存储器330中的用户数据被发送到非易失性存储器器件310。
145.处理器324可以控制主机接口322和缓冲器控制器326，使得存储在缓冲存储器330中的数据被发送到外部主机设备。处理器324可以控制缓冲器控制器326和存储器管理器327，使得从非易失性存储器器件310接收的数据被存储到缓冲存储器330。处理器324可以控制主机接口322和缓冲器控制器326，使得从外部主机设备接收的数据被存储到缓冲存储器330。
146.在处理器324的控制下，缓冲器控制器326可以在缓冲存储器330中写入数据，或者可以从缓冲存储器330中读取数据。存储器管理器327可以在处理器324的控制下通过第一通道ch1和第二通道ch2与非易失性存储器器件310通信。
147.纠错码块328可以通过使用纠错码ecc对要被发送到非易失性存储器器件310的数据执行纠错编码。纠错码块328可以通过使用纠错码ecc对从非易失性存储器器件310接收的数据执行纠错解码。
148.处理器324可以包括机器学习逻辑325。机器学习逻辑325可以实施参考图11描述的神经网络nn。机器学习逻辑325可以推断恢复的编程操作的编程电压vpgm的(多个)增量和(多个)步骤的信息。
149.在实施例中，机器学习逻辑325可以用独立于处理器324的单独的专用处理器来实施。单独的专用处理器可以包括神经处理器或神经形态处理器。
150.在示例实施例中，存储设备300可以不包括缓冲存储器330和缓冲器控制器326。当缓冲存储器330和缓冲器控制器326不被包括在存储设备300中时，缓冲存储器330和缓冲器控制器326的以上功能可以由内部缓冲器323执行。
151.图15示出了图14的存储设备300的操作方法的示例。参考图14和图15，在操作s410中，存储器控制器320可以将作为写入命令的第一命令cmd1发送到非易失性存储器器件310。在操作s420中，非易失性存储器器件310可以响应于第一命令cmd1而开始编程操作，并且可以向存储器控制器320通知就绪状态。
152.在操作s430中，存储器控制器320可以向非易失性存储器器件310发送作为暂停命令的第二命令cmd2。在操作s440中，非易失性存储器器件310可以执行暂停操作，并且可以
向存储器控制器320通知就绪状态。
153.在操作s450中，存储器控制器320可以将作为读取或写入命令的第三命令cmd3发送到非易失性存储器器件310。此外，在操作s460中，存储器控制器320可以开始对恢复时间tres计数。
154.在操作s470中，非易失性存储器器件310可以完成读取或编程操作，并且可以向存储器控制器320通知就绪状态。在操作s480中，存储器控制器320可以通过使用机器学习逻辑325来推断恢复的编程操作的编程电压vpgm的(多个)电压和(多个)步骤。
155.在操作s490中，存储器控制器320可以将(多个)推断的电压和步骤的信息与作为恢复命令的第四命令cmd4一起发送到非易失性存储器器件310。在示例实施例中，当需要被暂停用于推断的编程操作的进度信息时，存储器控制器320可以从非易失性存储器器件310读取进度信息。
156.此外，非易失性存储器器件310可以根据通过用于暂停和恢复的算法确定的时间表向存储器控制器320发送进度信息。例如，非易失性存储器器件310可以响应于暂停命令向存储器控制器320发送进度信息。
157.图16是示出示例非易失性存储器器件的示图。参考图16，存储器器件1400可以具有芯片到芯片(chip
‑
to
‑
chip，c2c)结构。c2c结构可以指通过在第一晶圆上制造包括单元区域cell的上部芯片、在不同于第一晶圆的第二晶圆上制造包括外围电路区域peri的下部芯片、然后以接合方式连接上部芯片和下部芯片而形成的结构。例如，接合方式可以包括电连接形成在上部芯片的最上部金属层上的接合金属和形成在下部芯片的最上部金属层上的接合金属的方法。例如，当接合金属可以由铜(cu)形成时，接合方式可以是cu
‑
cu接合，并且接合金属也可以由铝或钨形成。
158.存储器器件1400的外围电路区域peri和单元区域cell中的每一个可以包括外部焊盘接合区域pa、字线接合区域wlba和/或位线接合区域blba。
159.外围电路区域peri可以包括第一衬底1210，层间绝缘层1215，形成在第一衬底1210上的多个电路元件1220a、1220b和1220c，分别连接到多个电路元件1220a、1220b和1220c的第一金属层1230a、1230b和1230c，和/或形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在示例实施例中，第一金属层1230a、1230b和1230c可以由具有相对高电阻的钨形成，并且第二金属层1240a、1240b和1240c可以由具有相对低电阻的铜形成。
160.在图16中示出的示例实施例中，尽管示出和描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是它们不限于此，并且一个或多个金属层可以被进一步形成在第二金属层1240a、1240b和1240c上。形成在第二金属层1240a、1240b和1240c上的一个或多个金属层的至少一部分可以由具有比形成第二金属层1240a、1240b和1240c的铜的电阻低的电阻的铝等形成。
161.层间绝缘层1215可以被放置在第一衬底1210上，并且覆盖多个电路元件1220a、1220b和1220c，第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。层间绝缘层1215可以包括绝缘材料，诸如氧化硅、氮化硅等。
162.下部接合金属1271b和1272b可以被形成在字线接合区域wlba中的第二金属层1240b上。在字线接合区域wlba中，外围电路区域peri中的下部接合金属1271b和1272b可以
以接合方式电连接到单元区域cell中的上部接合金属1371b和1372b，并且下部接合金属1271b和1272b以及上部接合金属1371b和1372b可以由铝、铜、钨等形成。
163.此外，单元区域cell中的上部接合金属1371b和1372b可以被称为第一金属焊盘，并且外围电路区域peri中的下部接合金属1271b和1272b可以被称为第二金属焊盘。
164.单元区域cell可以包括至少一个存储器块。单元区域cell可以包括第二衬底1310、层间绝缘层1315和公共源极线1320。在第二衬底1310上，多个字线1331至1338(例如，1330)可以在垂直于第二衬底1310的上表面的方向(z轴方向)上堆叠。至少一个串选择线和至少一个接地选择线可以被分别排列在多个字线1330上和下方，并且多个字线1330可以被放置在至少一个串选择线和至少一个接地选择线之间。
165.多个字线1330沿x方向的宽度可以彼此不同。随着从外围电路区域peri的第一衬底1210到多个字线1330中的相应一个的距离增加，多个字线1330中的相应一个的宽度减小。类似地，随着从单元区域cell的第二衬底1310到多个字线1330中的相应一个的距离增加，多个字线1330中的相应一个的宽度增加。
166.在位线接合区域blba中，通道结构ch可以在垂直于第二衬底1310的上表面的方向上延伸，并且穿过多个字线1330、至少一个串选择线和至少一个接地选择线。通道结构ch可以包括数据存储层、通道层、掩埋绝缘层等，并且通道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线触点，并且第二金属层1360c可以是位线。在示例实施例中，位线1360c可以在平行于第二衬底1310的上表面的第一方向(y轴方向)上延伸。
167.层间绝缘层1315可以被放置在第二衬底1310上，并且覆盖公共源极线1320，多个字线1330，多个单元接触插塞1340，第一金属层1350a、1350b和1350c以及第二金属层1360a、1360b和1360c。层间绝缘层1315可以包括绝缘材料，诸如氧化硅、氮化硅等。
168.在图16中示出的示例实施例中，放置通道结构ch、位线1360c等的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线1360c可以电连接到在外围电路区域peri中提供页面缓冲器1393的电路元件1220c。例如，位线1360c可以连接到单元区域cell中的上部接合金属1371c和1372c，并且上部接合金属1371c和1372c可以连接到下部接合金属1271c和1272c，其中该下部接合金属1271c和1272c连接到页面缓冲器1393的电路元件1220c。
169.在字线接合区域wlba中，多个字线1330可以在平行于第二衬底1310的上表面的第二方向(x轴方向)上延伸，并且可以连接到多个单元接触插塞1341至1347(例如，1340)。多个字线1330和多个单元接触插塞1340可以在由在第二方向上以不同长度延伸的多个字线1330的至少一部分提供的焊盘中彼此连接。第一金属层1350b和第二金属层1360b可以顺序地连接到多个单元接触插塞1340的上部分，其中该多个单元接触插塞1340连接到多个字线1330。多个单元接触插塞1340可以通过字线接合区域wlba中的单元区域cell的上部接合金属1371b和1372b以及外围电路区域peri的下部接合金属1271b和1272b连接到外围电路区域peri。
170.多个单元接触插塞1340可以电连接到在外围电路区域peri中提供行解码器1394的电路元件1220b。在示例实施例中，提供行解码器1394的电路元件1220b的操作电压可以不同于提供页面缓冲器1393的电路元件1220c的操作电压。例如，提供页面缓冲器1393的电
路元件1220c的操作电压可以大于提供行解码器1394的电路元件1220b的操作电压。
171.公共源极线接触插塞1380可以被放置在外部焊盘接合区域pa中。公共源极线接触插塞1380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在公共源极线接触插塞1380的上部分。例如，放置公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域pa。
172.输入
‑
输出焊盘1205和1305可以被放置在外部焊盘接合区域pa中。参考图16，覆盖第一衬底1210的下表面的下部绝缘膜1201可以被形成在第一衬底1210下方，并且第一输入
‑
输出焊盘1205可以被形成在下部绝缘膜1201上。第一输入
‑
输出焊盘1205可以通过第一输入
‑
输出接触插塞1203连接到放置在外围电路区域peri中的多个电路元件1220a、1220b和1220c中的至少一个，并且可以通过下部绝缘膜1201与第一衬底1210分离。此外，侧绝缘膜可以被放置在第一输入
‑
输出接触插塞1203和第一衬底1210之间，以将第一输入
‑
输出接触插塞1203和第一衬底1210电分离。
173.参考图16，覆盖第二衬底1310的上表面的上部绝缘膜1301可以被形成在第二衬底1310上，并且第二输入
‑
输出焊盘1305可以被放置在上部绝缘层1301上。第二输入
‑
输出焊盘1305可以通过第二输入
‑
输出接触插塞1303连接到放置在外围电路区域peri中的多个电路元件1220a、1220b和1220c中的至少一个。
174.根据示例实施例，第二衬底1310和公共源极线1320可以不被放置在放置第二输入
‑
输出接触插塞1303的区域中。此外，第二输入
‑
输出焊盘1305可以不在第三方向(z轴方向)上与字线1330重叠。参考图16，第二输入
‑
输出接触插塞1303可以在平行于第二衬底1310的上表面的方向上与第二衬底1310分离，并且可以穿过单元区域cell的层间绝缘层1315以连接到第二输入
‑
输出焊盘1305以及外围电路区域peri的下部接合金属1271a和1272a。
175.根据示例实施例，可以选择性地形成第一输入
‑
输出焊盘1205和第二输入
‑
输出焊盘1305。例如，存储器器件1400可以仅包括放置在第一衬底1210上的第一输入
‑
输出焊盘1205或放置在第二衬底1310上的第二输入
‑
输出焊盘1305。可替代地，存储器器件1400可以包括第一输入
‑
输出焊盘1205和第二输入
‑
输出焊盘1305两者。
176.在分别包括在单元区域cell和外围电路区域peri中的外部焊盘接合区域pa和位线接合区域blba的每一个中，最上部金属层中的金属图案可以被提供为虚拟图案，或者最上部金属层可以不存在。
177.在外部焊盘接合区域pa中，存储器器件1400可以在外围电路区域peri的最上部金属层中包括下部金属图案1273a，其中该下部金属图案1273a对应于形成在单元区域cell的最上部金属层中的上部金属图案1372a并且具有与单元区域cell的上部金属图案1372a相同的形状。在外围电路区域peri中，形成在外围电路区域peri的最上部金属层中的下部金属图案1273a可以不连接到触点。类似地，在外部焊盘接合区域pa中，上部金属图案可以被形成在单元区域cell的最上部金属层中，其中该上部金属图案对应于形成在外围电路区域peri的最上部金属层中的下部金属图案并且具有与外围电路区域peri的下部金属图案相同的形状。
178.下部接合金属1271b和1272b可以被形成在字线接合区域wlba中的第二金属层
1240b上。在字线接合区域wlba中，外围电路区域peri的下部接合金属1271b和1272b可以通过cu
‑
cu接合电连接到单元区域cell的上部接合金属1371b和1372b。
179.此外，位线接合区域blba，上部金属图案1392可以被形成在单元区域cell的最上部金属层中，其中该上部金属图案1392对应于形成在外围电路区域peri的最上部金属层中的下部金属图案1252并且具有与外围电路区域peri的下部金属图案1252相同的形状。触点可以不形成在单元区域cell的最上部金属层中形成的上部金属图案1392上。
180.在示例实施例中，对应于形成在单元区域cell和外围电路区域peri中的一个中的最上部金属层中的金属图案，具有与金属图案相同的形状的强化金属图案可以被形成在单元区域cell和外围电路区域peri中的另一个中的最上部金属层中，并且触点可以不形成在强化金属图案上。
181.如上所述，根据本发明构思的示例实施例，提供了一种非易失性存储器器件、包括该非易失性存储器器件的存储设备以及该非易失性存储器器件的操作方法，其中该非易失性存储器器件通过支持暂停和恢复功能(或操作)而具有改进的灵活性并且通过在恢复编程操作时调整编程电压的增量而具有改进的可靠性。
182.在以上示例实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本发明构思的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分开，并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的次序或数字含义。
183.在以上示例实施例中，通过使用块来描述根据本发明构思的示例实施例的组件。该块可以被实施为具有各种硬件设备的处理电路，诸如集成电路、专用ic(application specific ic，asic)、现场可编程门阵列(field programmable gate array，fpga)和复杂可编程逻辑器件(complex programmable logic device，cpld)、硬件设备中驱动的固件、诸如应用的软件、或者硬件设备和软件的组合。此外，该块可以包括用集成电路中的半导体元件实施的电路或者登记为知识产权(intellectual property，ip)的电路。
184.根据本发明构思，非易失性存储器器件可以响应于暂停命令而暂停编程操作，并且可以执行任何其他操作。非易失性存储器器件可以响应于恢复命令而恢复编程操作。具体地，可以通过调整编程操作的参数来改进非易失性存储器器件的可靠性。因此，提供了一种具有支持紧急访问的灵活性并具有改进的可靠性的非易失性存储器器件、包括该非易失性存储器器件的存储设备以及该非易失性存储器器件的操作方法。
185.虽然已经参考本发明构思的示例实施例描述了本发明构思，但是对于本领域的普通技术人员来说明显的是，在不脱离如所附权利要求阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。