存储单元及其制备方法、三维存储器及其操作方法与流程

1.本公开涉及三维存储器技术领域，具体涉及一种存储单元及其制备方法、三维存储器及其操作方法。


背景技术：

2.随着三维存储器堆叠层的不断堆叠，例如从32层到64层到256层，三维存储器的字线间距也不断缩小，例如从25nm缩小到17nm。传统的基于全环绕栅极(gate all round)构型的电荷俘获型和/或浮栅型三维存储器的持续堆叠将会面临两个物理极限：(1)、传统的三维存储器使用p型或非掺杂多品半导体(如，多晶硅)沟道，随着沟道长度不断加长，沟道电流会不断减小，直到低于驱动的读取电流下限而导致读取失效；(2)、字线(wl)间隔不断缩小会导致字线耦合不断增强，直到相邻wl互相干扰导致电荷俘获单元或浮栅单元操作失效。
3.三维存储器的纵向堆叠能力又不断延展，例如512层、1024层等需求，而wl间隔不断缩小是不可回避的工艺需求。沟道材料变成高导通的n型多晶半导体可以极大的增加沟道电流强度，扩展三维存储器的纵向延展性。但n型沟道导致有效阈值区间(vth window)过小，不适用于传统三维存储器。由沟道电流或电势差控制的阻变型存储单元可以摆脱wl耦合效应，且wl只用于单元选择，wl电压降低进一步减小wl间击穿的风险。但薄膜型阻变型存储单元目前无法实现多数位(2bit or 3bit or 4bit per cell)存储技术。


技术实现要素：

4.鉴于上述问题，本公开提供了一种存储单元及制备方法、三维存储器及操作方法，通过在存储单元中设置限制结构，以解决上述技术问题。
5.本公开的第一个方面提供了一种存储单元，包括：堆叠层，层叠于衬底上，包括：贯穿堆叠层及部分衬底的多个沟道孔；其中，形成多个沟道孔后的堆叠层中至少一层第二叠层材料层被刻蚀形成环状限制结构；栅极介质层，位于被刻蚀形成环状限制结构后的多个沟道孔的表面上；沟道层，位于栅极介质层的表面上；阻变层，位于与环状限制结构对应的沟道层的表面上；其中，控制施加于至少一层第二叠层材料层的门栅电压和与沟道层连接的位线脉冲信号，改变阻变层的阻值态，实现该存储单元对阻变层的读取、写入或擦除操作。
6.进一步地，堆叠层包括多个叠层对，每个叠层对包括第一叠层材料层和第二叠层材料层，其中，第一叠层材料层和第二叠层材料层依次叠层在衬底上。
7.进一步地，第一叠层材料层为绝缘体层，第二叠层材料层为金属介电层，该金属介电层为字线层。
8.进一步地，第二叠层材料层的层数与存储单元的层数呈正相关。
9.进一步地，阻变层由阻变材料或相变材料构成。
10.进一步地，贯穿堆叠层及部分衬底的多个沟道孔形成的阵列共源极。
11.进一步地，沟道层为n型半导体沟道层，衬底为n型衬底。
12.进一步地，沟道层为n型多晶或单晶半导体沟道层。
13.进一步地，该存储单元还包括：绝缘体材料层，分别位于多个沟道孔未设置材料层的内部。
14.进一步地，存储单元配置为：对三维单元进行数据读取操作时，电流从存储单元的漏极层流向衬底。
15.进一步地，存储单元配置为：对存储单元进行数据读取操作时，对漏极层施加偏置电压，将衬底接地；对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压；感测被选中的存储单元的阻变层的阻值态，以判断存储单元的数据状态。
16.进一步地，存储单元配置为：对存储单元进行数据写入操作时，将未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压；将衬底接地；对存储单元的漏极层施加写入脉冲，写入脉冲足以使存储单元发生隧穿效应，使存储单元中存储有电子。
17.进一步地，存储单元配置为：对存储单元进行擦除操作时，将存储单元的漏极层浮置或接地，对存储单元的漏极层施加擦除脉冲，擦除脉冲足以使三维存储器发生隧穿效应。
18.本公开的第二个方面提供了一种存储单元的制备方法，包括：在衬底上形成堆叠层；在堆叠层和部分衬底上制作多个沟道孔，并将形成多个沟道孔后的堆叠层中至少一层牺牲层被刻蚀形成环状限制结构；在被刻蚀形成环状限制结构后的每个沟道孔的表面上依次形成栅极介质层、沟道层及阻变层；在每个沟道孔内未设置材料层的内部填充绝缘体材料层；在沟道层中部分顶部形成位线引出端；刻蚀堆叠层中的牺牲层并替换形成第二叠层材料层；其中，控制施加于至少一层第二叠层材料层的门栅电压和与沟道层连接的位线脉冲信号，改变阻变层的阻值态，实现该存储单元对阻变层的读取、写入或擦除操作。
19.本公开的第三个方面提供了一种三维存储器，包括：如本公开第一个方面所示的存储单元。
20.本公开的第三个方面提供了一种三维存储器的操作方法，包括：控制施加于三维存储器中部分存储单元的衬底、漏极层及栅极层的电压偏置，对三维存储器中的部分存储单元分别进行数据写入、读取及擦除操作。
21.进一步地，对三维存储器中的部分存储单元进行数据读取操作，包括：触发数据读取程序；对被选中的存储单元的栅极层施加负门栅电压，以使其对应的沟道关闭；将未被选中的存储单元的栅极层及衬底接地；对存储单元的漏极层施加偏置电压；感测被选中的存储单元的阻变层的阻值态，以判断存储单元的数据状态。
22.进一步地，对三维存储器中的部分存储单元进行数据写入操作，包括：触发数据写入程序；对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压；将衬底接地；对存储单元的漏极层施加写入脉冲，写入脉冲足以使存储单元发生隧穿效应，以使存储单元中存储有电子。
23.进一步地，对三维存储器中的部分存储单元进行数据擦除操作，包括：触发数据擦除程序；对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压；对存储单元的漏极层施加擦除脉冲，擦除脉冲足以使三维存储器发生隧穿效应。
24.本公开相比现有技术至少具备以下有益效果：
25.(1)、本公开提供的一种存储单元，采用n型半导体沟道，通过字线负压关断相对应的沟道实现存储单元的选择。
26.(2)、通过在沟道孔内部形成环状限制结构，以使阻变层沉积后形成阻变环结构，通过读取沟道电流即可实现相应的阻变环阻值态的读取。
27.(3)、在阻变环结构中，借助骤降脉冲实现多数位存储写入，以及支持页写入。
28.(4)、在阻变环结构中，借助缓降脉冲实现擦除操作，以及支持区域擦除。
附图说明
29.为了更完整地理解本公开及其优势，现在将参考结合附图的以下描述，其中：
30.图1示意性示出了根据本公开一实施例的存储单元的剖面的部分结构示意图；
31.图2意性示出了根据本公开另实施例的存储单元的剖面的部分结构示意图；
32.图3意性示出了根据图1的存储单元的进行数据读取或写入操作时电流流向的示意图；
33.图4示出了根据图1的存储单元的进行数据擦除操作时电流流向的示意图；
34.图5a～图5h意性示出了根据本公开一实施例的存储单元的制备方法各步骤对应的结构示意图；
35.图6意性示出了根据本公开一实施例的三维存储器的数据操作方法的数据读取的操作方法的流程图；
36.图7意性示出了根据本公开一实施例的三维存储器的数据操作方法的数据写入的操作方法的流程图；
37.图8意性示出了根据本公开一实施例的三维存储器的数据操作方法的数据擦除的操作方法的流程图。
具体实施方式
38.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本公开实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
39.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
40.在详述本公开实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本公开保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
41.本公开的实施例提供了一种存储单元，包括：堆叠层，层叠于衬底上，包括：贯穿堆叠层及部分衬底的多个沟道孔；其中，形成多个沟道孔后的堆叠层中至少一层第二叠层材料层被刻蚀形成环状限制结构；栅极介质层，位于被刻蚀形成环状限制结构后的多个沟道
孔的表面上；沟道层，位于栅极介质层的表面上；阻变层，位于与环状限制结构对应的沟道层的表面上；其中，控制施加于至少一层第二叠层材料层的门栅电压和与沟道层连接的位线脉冲信号，改变阻变层的阻值态，实现该存储单元对阻变层的读取、写入或擦除操作。
42.本公开的实施例提供了一种存储单元，通过在沟道孔内部形成环状限制结构，以使阻变层沉积后形成阻变环结构，通过读取沟道电流即可实现相应的阻变环阻值态的读取。在阻变环结构中，可以借助骤降脉冲实现多数位存储写入，以及支持页写入；也可以借助缓降脉冲实现擦除操作，以及支持区域擦除。
43.下面将结合本公开一具体的实施例中的存储单元的结构，对本公开的技术方案进行详细说明。应当理解，图1中示出的存储单元的结构中各部分的材料层、形状和结构仅是示例性的，以帮助本领域的技术人员理解本公开的技术方案，并非用以限制本公开的保护范围。
44.图1示意性示出了根据本公开一实施例的存储单元的剖面的部分结构示意图。
45.如图1所示，本公开实施例的存储单元结构，包括：
46.衬底10，衬底10可以为导电类型衬底10，例如n型衬底等。
47.堆叠层20，层叠于衬底10上，包括：贯穿堆叠层20及部分衬底10的多个沟道孔；其中，形成多个沟道孔后的堆叠层中至少一层第二叠层材料层202被刻蚀形成环状限制结构。
48.栅极介质层30，位于被刻蚀形成环状限制结构后的多个沟道孔的表面上。
49.沟道层40，位于栅极介质层30的表面上。
50.阻变层50，位于与环状限制结构对应的沟道层40的表面上。
51.其中，控制施加于至少一层第二叠层材料层202的门栅电压和与沟道层40连接的位线脉冲信号，改变阻变层50的阻值态，实现该存储单元对阻变层50的读取、写入或擦除操作。
52.根据本公开的实施例，堆叠层20包括：多个叠层对，每个叠层对包括第一叠层材料层201和第二叠层材料层202，其中，第一叠层材料层201和第二叠层材料层202依次叠层在衬底10上。在一实例中，第一叠层材料层201为绝缘体层，如ox等，第二叠层材料层202为金属介电层，其为字线层，其中，堆叠层20中与衬底10最靠近的一层字线层为下选择层，与衬底10距离最远的一层字线层为上选择层。具体地，通过刻蚀法该堆叠层20上形成沟道孔阵列。下选择层、上选择层对应的牺牲层构成材料可以为掺杂碳的氮化硅构成，以使在刻蚀形成环状限制结构过程中下选择层、上选择层对应的牺牲层不被刻蚀形成环状限制结构，第二叠层材料层202中其他的金属介电层，其对应的牺牲层材料可以由氮化硅构成，在刻蚀形成环状限制结构过程中均被刻蚀形成环状限制结构。
53.本公开的实施例中，如图1所示，在被刻蚀形成环状限制结构后的多个沟道孔的表面上依次生长形成栅极介质层30、沟道层40及阻变层50，其中，阻变层50位于与环状限制结构对应的沟道层40的表面上，以形成阻变环结构，该阻变环在不同的脉冲激励下阻值态不同。其中，阻变层50由阻变材料或相变材料构成，阻变材料如gst等，相变材料如hfo2等。
54.具体地，沟道层40为n型半导体沟道层，具体可以为n型多晶或单晶半导体沟道层，沟道层40如硅、锗、锗硅、iii-v族半导体材料构成，或其他具备半导体开关特性的材料构成，如nzo、石墨烯等，其与字线层之间通过绝缘体层形成mos结构。如图1所示，每个沟道孔贯穿堆叠层20及部分衬底10，该多个沟道孔形成的阵列共源极。
55.本公开的实施例中，在生长阻变层50后的沟道内填充绝缘体层202，该绝缘体层202用于起到隔离作用。
56.该存储单元的层数与第二叠层材料层的层数呈正相关，即第二叠层材料层的层数越多，该存储单元的层数越多，其具体层数本公开的实施例不做限定，其可以为512层、1024层等，具体根据实际应用需求进行设定。
57.本公开的实施例中，字线层和位线层均为较小尺寸的金属线，如图1所示，字线层202在y轴方向上与衬底10同方向，其在x轴方向上可以覆盖多个串，例如9串、16串、19串等等，字线层202与栅极介质层30连接，用于为栅极介质层30接入偏置电压；位线60与该存储单元的漏极层连接，为漏极层接入脉冲信号，每个位线60可以同时控制一串或多串，本公开的实施例对此不做限定。
58.如图2所示为本公开实施例的存储单元的另一结构示意图，该结构与图1所示的存储单元结构区别在于：在阻变环以外的区域上留有阻变薄膜连接层(即部分残留的阻变层50)，该连接层属于工艺残留，一直处于高阻态，且该连接层不参与数据读取、写入或擦除操作。
59.图3意性示出了根据图1的存储单元的进行数据读取或写入操作时电流流向的示意图。
60.如图3所示，在该存储单元进行数据读取操作时，该存储单元被配置为：对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压(如区域100内选择的存储单元)，对漏极层施加偏置电压(如区域200内选择的存储单元)，将衬底接地，感测选中的存储单元的阻变层的阻值态变化以读取数据，具体读取出沟道电流i
ds
给出选中存储单元的数据态。优选地，负门栅电压范围在-3v以下，对漏极层施加偏置电压可以为0.5v～1.5v。
61.具体地，通过对被选中的存储单元的栅极层施加负门栅电压，以使对应的存储单元中负门栅电压关闭阻变环对应的沟道(如图3中“a”所示为沟道关闭)，未选择的存储单元接地对应的沟道全部导通，读取沟道电流由选中的阻变环的状态决定。例如，当阻变环处于高阻态时，则读取的电流为0、00或000；当阻变环处于某个阻态时，则读取电流为对应的某数值态，如01、10、010、011或0111等；当阻变环处于最低阻值态时，则读取电流为1、11或111。需说明的是，读取的具体电流状态由几位数值表示与存储单元的位数相关，当该存储单元为多数位存储单元时，其读取的电流数值态也为多位数，本公开的实施例提供的存储单元支持多数位存储。
62.如图3所示，在该存储单元进行数据写入操作时，该存储单元字线选择如实现数据读取操作时，对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压(如区域100内选择的存储单元)，对漏极层施加写入脉冲(如区域200内选择的存储单元)，将衬底接地，该写入脉冲足以使存储单元发生隧穿效应，使存储单元中存储有电子。
63.具体地，该写入脉冲为电流脉冲或电势差脉冲，通过骤降沟道电流脉冲或电势差脉冲改变阻变环的阻态。例如，该写入脉冲可以为幅度为2.0ma、波形为5/60/5ns或5/45/3ns的电流脉冲，在该脉冲下对应的阻变环的阻态可以为103ω，其对应的数据电平00，同一个存储单元的其他数据电平形成在电阻约为104ω、105ω和3
×
105ω，其分别对应于01、10
和11的数据电平。本公开的实施例通过位线接入写入脉冲，同时选中多个位线可支持页写入(page program)。
64.本公开的实施例提供的存储单元在进行数据写入操作时，对电流脉冲的幅度不做限定，其还可以为2.8ma、3.1ma或3.5ma等，波形也不仅限于5/60/5ns或5/45/3ns等。另外，上述阻变环的阻态对应的数据电平仅为举例说明，其并不构成本公开实施例的限定，其具体数值根据及可写入的存储单元位数实际应用过程中阻变环材料、施加的脉冲大小及存储单元的位数相关，本公开的实施例对此不做限定。
65.如图4所示，在该存储单元进行数据擦除操作时，该存储单元字线选择如实现数据读取操作时，对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压(如区域100内选择的存储单元)，对存储单元的漏极层施加擦除脉冲，擦除脉冲足以使三维存储器发生隧穿效应。
66.具体地，该擦除脉冲为电流脉冲或电势差脉冲，通过缓降沟道电流脉冲或电势差脉冲，同一字线层的所有阻变环可以一次同时擦除，支持区擦除(block erase)。例如该擦除脉冲可以为为幅度为1.5v、波形为5/50/5ns的正向电压脉冲，在该脉冲下擦除所有已编程的数据状态，如擦除00、01、10以形成数据状态11(set状态)等。
67.本公开的实施例中，由阻变层50形成的各阻变环物理隔绝，无互相干扰。通过将字线采用负压操作，对非对应的阻变环无写入干扰，实现了字线之间无耦合干扰。
68.本公开的实施例提供的存储单元在进行数据擦除操作时，对电压脉冲的幅度不做限定，其还可以为其他幅度及波形的电压脉冲。另外，上述需擦除的阻变环的阻态仅为举例说明，其并不构成本公开实施例的限定，其需擦除的具体数值及可擦除的存储单元位数根据实际应用过程进行设定，本公开的实施例对此不做限定。
69.本公开的实施例提供的存储单元可以通过逻辑控制单元实现对字线、位线的选择以及施加电压偏置或脉冲信号的设定，从而高效实现区擦除、页写入等操作。
70.图5a～图5h意性示出了根据本公开一实施例的存储单元的制备方法各步骤对应的结构示意图，该方法步骤制备出的存储单元的结构如图1或图2所示。
71.如图5a～图5h所示，该存储单元的制备方法，包括：
72.步骤501，如图5a所示，在衬底10上方的堆叠层20中制作多个沟道孔。其中，沟道孔的数量为多个，其可以为1、2、3、
…
任意数量。
73.步骤502，如图5b所示，在形成多个沟道孔后的堆叠层中至少一层牺牲层被刻蚀形成环状限制结构。
74.具体地，如图5b所示，堆叠层20包括多个叠层对，每个叠层对包括第一叠层材料层201和第二叠层材料层202’，第一叠层材料层201为绝缘体层，第二叠层材料层202’为牺牲层，第二叠层材料层202’中与衬底10最靠近的一层字线层作为下选择层使用，与衬底10距离最远的一层字线层作为上选择层使用，下选择层与上选择层对应的牺牲层的构成材料可以为掺杂碳的氮化硅构成，以使在刻蚀形成环状限制结构过程中下选择层、上选择层对应的牺牲层不被刻蚀形成环状限制结构，第二叠层材料层202’中除下选择层与上选择层以外的其他牺牲层可以由氮化硅构成，其均被刻蚀形成环状限制结构。
75.步骤503，如图5c所示，在被刻蚀形成环状限制结构后的每个沟道孔的表面上依次形成栅极介质层30、沟道层40及阻变层50。
76.步骤504，如图5d所示，去除与环状限制结构对应的阻变层50中以外的阻变层50，以使仅在环状限制结构对应的地方设有阻变层50，该阻变层50形成阻变环结构。
77.本公开的实施例中，该存储单元的制备流程也可以没有步骤504，由于在阻变环以外的区域上留有的阻变薄膜连接层(即部分残留的阻变层50)，该连接层一直处于高阻态，且连接层不参与数据读取、写入或擦除操作，即该步骤504可设置也可不设置。
78.步骤505，如图5e所示，在每个沟道孔内未设置材料层的内部填充绝缘体材料层201。
79.步骤506，如图5f所示，在沟道层40中部分顶部形成位线引出端。
80.步骤507，如图5g所示，刻蚀堆叠层20中的牺牲层202’并替换形成第二叠层材料层202，该第二叠层材料层202为金属介质层，其为字线层。
81.步骤508，如图5h所示，金属沉积并形成位线60，完成存储单元的制作。
82.图5h示意的结构图即为与图1所示意的结构图。在图5h中，可以理解的，去除部分结构的工艺不局限于上述提及的湿法腐蚀以及光刻的工艺，可以是二者结合或者采用其他干法刻蚀或湿法刻蚀的工艺均可。
83.需说明的是，本公开的实施例中通过上述工艺制备过程制备出的存储单元的结构如图1所示，其各具体的层厚根据实际应用进行设定。另外，上述各个步骤的实施例仅作为示例，示例了如何在现有的常规器件结构上制作本公开的存储单元的制作工艺，本公开中，任何能够形成上述存储单元的各部分结构以及相互位置关系的制作工艺均在本公开的保护范围之内。
84.在本公开的另一示例性实施例中，提供了一种三维存储器，包含本公开提及的任一种存储单元。
85.本实施例中，该三维存储器还包含：逻辑控制单元，该存储单元与高逻辑控制单元的正面相互对接。其中，该三维存储器可以为三维nand存储器。
86.本实施例中，可以通过逻辑控制单元实现对字线、位线的选择以及施加电压偏置或脉冲信号的设定，从而分别实现区擦除、页写入等操作。
87.在本公开的再一示例性实施例中，提供了一种如上述的三维存储器的操作方法，包括：控制施加于三维存储器中部分存储单元的衬底、漏极层及栅极层的电压偏置，对三维存储器中的部分存储单元分别进行数据写入、读取及擦除操作。
88.该操作方法包括数据读取的操作方法、数据擦除的操作方法及数据写入的操作方法，其中，数据读取的操作方法、数据擦除的操作方法及数据写入的操作方法之间并无固定先后执行顺序。
89.如图6所示，该数据读取的操作方法包括以下步骤：
90.步骤s601，触发数据读取程序。
91.步骤s602，对被选中的存储单元的栅极层施加负门栅电压，以使其对应的沟道关闭；将未被选中的存储单元的栅极层及衬底接地。
92.步骤s603，对存储单元的漏极层施加偏置电压。
93.步骤s604，感测被选中的存储单元的阻变层的阻值态，以判断存储单元的数据状态。
94.本实施例中，在对存储器进行数据读取操作时，各漏极层、衬底及栅极层配置情况
如上述实施例所示，此处不再详细赘述。
95.如图7所示，该数据写入的操作方法包括以下步骤：
96.步骤s701，触发数据写入程序。
97.步骤s702，对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压。
98.步骤s703，衬底接地。
99.步骤s704，对存储单元的漏极层施加写入脉冲，写入脉冲足以使存储单元发生隧穿效应，以使存储单元中存储有电子。
100.本实施例中，在对存储器进行数据写入操作时，各漏极层、衬底及栅极层配置情况如上述实施例所示，此处不再详细赘述。
101.如图8所示，该数据擦除的操作方法包括以下步骤：
102.步骤s801，触发数据擦除程序。
103.步骤s802，对未被选中的存储单元的栅极层接地，对被选中的存储单元的栅极层施加负门栅电压。
104.步骤s803，对存储单元的漏极层施加擦除脉冲，擦除脉冲足以使三维存储器发生隧穿效应。
105.本实施例中，在对存储器进行数据擦除操作时，各漏极层、衬底及栅极层配置情况如上述实施例所示，此处不再详细赘述。
106.需说明的是，操作方法并不仅限于该些步骤，省略说明的其他步骤均可根据实际情况来进行相应的调整。
107.从以上的描述中，可以看出，本公开上述的实施例至少实现了以下技术效果：
108.1)、本公开提供的一种存储单元，采用n型半导体沟道，通过字线负压关断相对应的沟道实现存储单元的选择。
109.2)、通过在沟道孔内部形成环状限制结构，以使阻变层沉积后形成阻变环结构，通过读取沟道电流即可实现相应的阻变环阻值态的读取。
110.3)、在阻变环结构中，借助骤降脉冲实现多数位存储写入，以及支持页写入。
111.4)、在阻变环结构中，借助缓降脉冲实现擦除操作，以及支持区域擦除。
112.尽管已经在附图和前面的描述中详细地图示和描述了本公开，但是这样的图示和描述应认为是说明性的或示例性的而非限制性的。
113.本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种范围组合和/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。
114.尽管已经参照本公开的特定示例性实施例示出并描述了本公开，但是本领域技术人员应该理解，在不背离所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对本公开进行形式和细节上的多种改变。因此，本公开的范围不应该限于上述实施例，而是应该不仅由所附权利要求来进行确定，还由所附权利要求的等同物来进行限定。