半导体存储装置的制作方法

半导体存储装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-156299号(申请日：2020年9月17日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
近年来，nand(not and，与非)型闪速存储器等半导体存储装置因微细化、大容量化的要求，而趋于实现三维结构化。另外，在nand型闪速存储器中，有时使存储单元晶体管为能够保存1比特(2值)数据的slc(single level cell，单层单元)，不仅如此，有时也会使存储单元晶体管构成为能够保存2比特(4值)的数据的mlc(multi level cell，多层单元)、能够保存3比特(8值)的数据的tlc(triple level cell，三层单元)或能够保存4比特(16值)的数据的qlc(quad level cell，四层单元)。
[0005]
从这样的存储单元晶体管读出数据时，必须准备多种电压，并切换供给至存储单元晶体管的电压。因此，为了提高读出速度，必须使向所期望的目标电压的过渡高速化。


技术实现要素：

[0006]
本实施方式提供一种能够将选择栅极线高速地设定为所期望的电压的半导体存储装置。
[0007]
实施方式的半导体存储装置具备：多个存储单元；字线，连接于所述多个存储单元的栅极；位线，经由分别连接于所述多个存储单元的一端的多个选择栅极晶体管电连接于所述多个存储单元的一端；2条外部选择栅极线，分别连接于区块的两端的2个所述选择栅极晶体管的栅极；1条以上的内部选择栅极线，连接于所述区块的两端以外的1个以上的所述选择栅极晶体管的栅极；以及电压生成电路，在读出记录在所述多个存储单元中的数据时，能够个别地控制对于所述外部选择栅极线与内部选择栅极线的电压供给。
附图说明
[0008]
图1是表示实施方式的存储器系统的构成例的框图。
[0009]
图2是表示实施方式的非易失性存储器的构成例的框图。
[0010]
图3是表示三维结构的nand存储单元阵列23的区块的构成例的图。
[0011]
图4是表示写入动作(编程动作)中的各配线的电位变化的图。
[0012]
图5是用来说明1个区块blk中的各选择栅极线sgd的说明图。
[0013]
图6是横轴取时间且纵轴取电压来说明ustrdis的图。
[0014]
图7是表示写入动作(编程动作)中的各配线的电位变化的图。
[0015]
图8是利用与图6相同的表述来说明ustrdis期间中的问题的图。
[0016]
图9是表示电压生成电路28的局部构成的框图。
[0017]
图10是表示行解码器25的构成的一例的框图。
[0018]
图11是表示图9中的驱动器42～44的具体构成的一例的电路图。
[0019]
图12是表示图9中的mux(inner)46的具体构成的一例的电路图。
[0020]
图13是表示图9中的mux(outer)47的具体构成的一例的电路图。
[0021]
图14是用来说明实施方式的效果的图。
[0022]
图15是表示本发明的第2实施方式中所采用的sgd_usel(outer)驱动器的电路图。
[0023]
图16是用来说明实施方式的动作的说明图。
[0024]
图17是用来说明实施方式的动作的说明图。
[0025]
图18是表示sgd_usel(inner)驱动器的电路图。
[0026]
图19是表示本发明的第3实施方式的框图。
[0027]
图20是横轴取时间且纵轴取电压来表示ustrdis期间中的外部选择栅极线sgd(outer)与内部选择栅极线sgd(inner)的电压变化的图。
具体实施方式
[0028]
以下，参照附图对本发明的实施方式详细地进行说明。
[0029]
(第1实施方式)
[0030]
本实施方式中，通过能够供给比在电压产生电路中成为目标的目标电压高的过驱动电压，并且根据选择栅极线的种类使过驱动电压的供给电路的电阻值变化，无论选择栅极线的种类如何均使施加到选择栅极线的电压的变化均匀化，能够短时间地达到目标电压。
[0031]
(存储器系统的构成)
[0032]
图1是表示实施方式的存储器系统的构成例的框图。本实施方式的存储器系统具备存储器控制器1及非易失性存储器2。存储器系统能够与主机连接。主机例如是个人计算机、移动终端等电子设备。
[0033]
非易失性存储器2是非易失地存储数据的半导体存储装置，例如，具备nand闪速存储器。在本实施方式中，非易失性存储器2作为具有每个存储单元晶体管能够存储3比特的存储单元晶体管的nand存储器，即3bit/cell(tlc：triple level cell)的nand存储器进行说明，但并不限定于此。非易失性存储器2被三维化。
[0034]
存储器控制器1根据来自主机的写入请求控制数据向非易失性存储器2的写入。另外，存储器控制器1根据来自主机的读出请求控制数据从非易失性存储器2的读出。存储器控制器1具备ram(random access memory，随机存取存储器)11、处理器12、主机接口13、ecc(error check and correct，错误检查与校正)电路14及存储器接口15。ram11、处理器12、主机接口13、ecc电路14及存储器接口15相互利用内部总线16来连接。
[0035]
主机接口13将从主机接收到的请求、作为用户数据的写入数据等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等向主机发送。
[0036]
存储器接口15基于处理器12的指示控制将用户数据等向非易失性存储器2写入的处理及从非易失性存储器2读出的处理。
[0037]
处理器12统括地控制存储器控制器1。处理器12例如为cpu(central processing unit，中央处理器)、mpu(micro processing unit，微处理器)等。处理器12在从主机经由主机接口13接收到请求的情况下，进行依据该请求的控制。例如，处理器12根据来自主机的请求，向存储器接口15指示向非易失性存储器2的用户数据及奇偶校验的写入。另外，处理器12根据来自主机的请求，向存储器接口15指示来自非易失性存储器2的用户数据及奇偶校验的读出。
[0038]
处理器12决定ram11中所蓄积的用户数据在非易失性存储器2上的存储区域(以下，称为存储器区域)。用户数据经由内部总线16存储在ram11中。处理器12对作为写入单位的以页为单位的数据，即页数据实施存储器区域的决定。在本说明书中，将存储在非易失性存储器2的1页中的用户数据定义为单位数据。单位数据例如被编码作为码字存储在非易失性存储器2中。
[0039]
此外，并非必须要编码。存储器控制器1也可以不进行编码而将单位数据存储在非易失性存储器2中，但在图1中，作为一构成例，示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单位数据一致。另外，既可以基于1个单位数据生成1个码字，也可以基于将单位数据分割而成的分割数据生成1个码字。另外，也可以使用多个单位数据生成1个码字。
[0040]
处理器12对每个单位数据决定作为写入目标的非易失性存储器2的存储器区域。在非易失性存储器2的存储器区域分配有物理地址。处理器12使用物理地址来管理作为单位数据的写入目标的存储器区域。处理器12指定已决定的存储器区域的物理地址并向存储器接口15指示将用户数据写入到非易失性存储器2。处理器12管理用户数据的逻辑地址(主机管理的逻辑地址)与物理地址的对应。处理器12在接收到包含来自主机的逻辑地址的读出请求的情况下，特定出与逻辑地址对应的物理地址，指定物理地址并向存储器接口15指示读出用户数据。
[0041]
ecc电路14将存储在ram11中的用户数据编码而生成码字。另外，ecc电路14将从非易失性存储器2读出的码字解码。
[0042]
ram11暂时存储从主机接收到的用户数据直到向非易失性存储器2存储为止，或者暂时存储从非易失性存储器2读出的数据直到向主机发送为止。ram11例如是sram(static random access memory，静态随机存取存储器)或dram(dynamic random access memory，动态随机存取存储器)等通用存储器。
[0043]
在图1中，表示了存储器控制器1分别具备ecc电路14及存储器接口15的构成例。然而，ecc电路14也可以内置在存储器接口15中。另外，ecc电路14也可以内置在非易失性存储器2中。
[0044]
在从主机接收到写入请求的情况下，存储器控制器1以如下方式动作。处理器12将写入数据暂时存储在ram11中。处理器12将存储在ram11中的数据读出，输入到ecc电路14。ecc电路14将已输入的数据编码，将码字赋予存储器接口15。存储器接口15将已输入的码字写入到非易失性存储器2。
[0045]
在从主机接收到读出请求的情况下，存储器控制器1以如下方式动作。存储器接口15将从非易失性存储器2读出的码字赋予ecc电路14。ecc电路14将已输入的码字解码，将已解码的数据存储在ram11中。处理器12将存储在ram11中的数据经由主机接口13发送到主
机。
[0046]
(非易失性存储器的构成)
[0047]
图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、序列发生器27、电压生成电路28、输入输出用焊垫群32、逻辑控制用焊垫群34、及电源输入用端子群35。
[0048]
存储单元阵列23具备多个区块。多个区块blk分别具备多个存储单元晶体管(存储单元)。在存储单元阵列23，为了控制施加到存储单元晶体管的电压，配设着多条位线、多条字线、及源极线等。关于区块blk的具体构成将在下文叙述。
[0049]
输入输出用焊垫群32为了在与存储器控制器1之间进行包含数据的各信号的收发，具备与信号dq＜7：0＞、及数据选通信号dqs、/dqs对应的多个端子(焊垫)。
[0050]
逻辑控制用焊垫群34为了在与存储器控制器1之间进行各信号的收发，具备与芯片使能信号/ce、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读取使能信号re、/re、及写入保护信号/wp对应的多个端子(焊垫)。
[0051]
信号/ce能够实现非易失性存储器2的选择。信号cle能够实现将以信号dq的形式发送的指令锁存在指令寄存器中。信号ale能够实现将以信号dq的形式发送的地址锁存在地址寄存器中。信号we能够实现写入。信号re能够实现读出。信号wp禁止写入及抹除。信号r/b表示非易失性存储器2为就绪状态(能够受理来自外部的命令的状态)还是忙碌状态(无法受理来自外部的命令的状态)。存储器控制器1通过接收信号r/b，能够了解非易失性存储器2的状态。
[0052]
电源输入用端子群35为了从外部对非易失性存储器2供给各种动作电源，具备输入电源电压vcc、vccq、vpp、及接地电压vss的多个端子。电源电压vcc是一般作为动作电源而从外部赋予的电路电源电压，例如输入3.3v左右的电压。电源电压vccq例如输入1.2v的电压。电源电压vccq是在存储器控制器1与非易失性存储器2之间收发信号时使用。电源电压vpp是比电源电压vcc高的电源电压，例如输入12v的电压。
[0053]
逻辑控制电路21及输入输出电路22经由nand总线，连接于存储器控制器1。输入输出电路22在与存储器控制器1之间经由nand总线收发信号dq(例如dq0～dq7)。
[0054]
逻辑控制电路21从存储器控制器1经由nand总线，接收外部控制信号(例如，芯片使能信号/ce、指令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读出使能信号re、/re、及写入保护信号/wp)。附记在信号名的"/"表示低电平有效。另外，逻辑控制电路21经由nand总线，对存储器控制器1发送就绪/忙碌信号/rb。
[0055]
寄存器26具备指令寄存器、地址寄存器、及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2的动作所需要的数据。寄存器26例如由sram构成。
[0056]
序列发生器27从寄存器26接收指令，根据基于该指令的顺序来控制非易失性存储器2。
[0057]
电压生成电路28从非易失性存储器2的外部接收电源电压，使用该电源电压，生成写入动作、读出动作、及抹除动作所需要的多个电压。电压生成电路28将已生成的电压供给至存储单元阵列23、感测放大器24、及行解码器25等。
[0058]
行解码器25从寄存器26接收行地址，将该行地址解码。行解码器25基于已解码的行地址，进行字线的选择动作。而且，行解码器25地已选择的区块传送写入动作、读出动作、及抹除动作所需要的多个电压。
[0059]
感测放大器24从寄存器26接收列地址，将该列地址解码。感测放大器24具有连接于各位线的感测放大器组件群24a，感测放大器组件群24a基于已解码的列地址，选择任一条位线。另外，感测放大器组件群24a在读出数据时，侦测及放大从存储单元晶体管读出到位线的数据。另外，感测放大器组件群24a在写入数据时，将写入数据传送到位线。
[0060]
感测放大器24具有数据寄存器24b，数据寄存器24b在读出数据时，暂时保存由感测放大器组件群24a检测的数据，并将其串列地向输入输出电路22传送。另外，数据寄存器24b在写入数据时，暂时保存从输入输出电路22串列地传送的数据，并将其向感测放大器组件群24a传送。数据寄存器24b由sram等构成。
[0061]
(存储单元阵列的区块构成)
[0062]
图3是表示三维结构的nand存储单元阵列23的区块的构成例的图。图3表示了构成存储单元阵列23的多个区块中的1个区块blk。存储单元阵列的其它区块也具有与图3相同的构成。此外，本实施方式也能够应用于二维结构的存储单元阵列。
[0063]
如图所示，区块blk例如包含5个串组件(su0～su4)。另外，各串组件su包含多个nand串ns。nand串ns的各者在此处包含8个存储单元晶体管mt(mt0～mt7)、及选择栅极晶体管st1、st2。此外，nand串ns中所包含的存储单元晶体管mt的个数在此处为8个，但并不限定为8个，例如，也可以为32个、48个、64个、96个等。选择栅极晶体管st1、st2在电性电路上表示为1个晶体管，但结构上也可以与存储单元晶体管相同。另外，例如，为了提高截止特性，也可以分别使用多个选择栅极晶体管，作为选择栅极晶体管st1、st2。进而，也可以在存储单元晶体管mt与选择栅极晶体管st1、st2之间，设置虚设单元晶体管。
[0064]
存储单元晶体管mt在选择栅极晶体管st1、st2间，以串联连接的方式配置。一端侧的存储单元晶体管mt7连接于选择栅极晶体管st1，另一端侧的存储单元晶体管mt0连接于选择栅极晶体管st2。
[0065]
串组件su0～su4的各自的选择栅极晶体管st1的栅极分别连接于选择栅极线sgd0～sgd4(以下，在无须将这些加以区别的情况下称为选择栅极线sgd)。另一方面，选择栅极晶体管st2的栅极在处于同一区块blk内的多个串组件su间共通连接于同一选择栅极线sgs。另外，处于同一区块blk内的存储单元晶体管mt0～mt7的栅极分别共通连接于字线wl0～wl7。即，字线wl0～wl7及选择栅极线sgs在同一区块blk内的多个串组件su0～su4间共通连接，相对于此，选择栅极线sgd即使处于同一区块blk内也针对每个串组件su0～su4而独立。
[0066]
在构成nand串ns的存储单元晶体管mt0～mt7的栅极分别连接着字线wl0～wl7。在区块blk内处于同一行的存储单元晶体管mti的栅极连接于同一字线wli。此外，在以下的说明中，有时将nand串ns简称为“串”。
[0067]
各nand串ns连接于对应的位线。因此，各存储单元晶体管mt经由nand串ns中所包含的选择栅极晶体管st或其它存储单元晶体管mt，连接于位线。如上所述，处于同一区块blk内的存储单元晶体管mt的数据被一起抹除。另一方面，数据的读出及写入以存储单元群组mg为单位(或以页为单位)进行。在本说明书中，将连接于1条字线wli且属于1个串组件su
的多个存储单元晶体管mt定义为存储单元群组mg。在本实施方式中，非易失性存储器2是能够保存3比特(8值)的数据的tlc的nand存储器。因此，1个存储单元群组mg能够保存3页量的数据。各存储单元晶体管mt能够保存的3比特分别与该3页对应。
[0068]
(写入动作)
[0069]
在将多值数据写入到存储单元晶体管mt的情况下，使存储单元晶体管mt的阈值电压为与数据值对应的值。如果对存储单元晶体管mt施加编程电压vpgm及位线电压vbl，那么电子注入到存储单元晶体管mt的电荷蓄积膜而使阈值电压上升。能够通过使编程电压vpgm变大来增加电子的注入量，从而使存储单元晶体管mt的阈值电压变高。然而，因存储单元晶体管mt的差异，即使施加同一编程电压vpgm，电子的注入量在每个存储单元晶体管mt中也会不同。暂时注入的电子被保存到进行抹除动作为止。因此，以不超过应对各存储单元晶体管mt设定的阈值电压所能容许的阈值电压的范围(以下，称为目标区域)的方式，一边使编程电压vpgm逐渐上升，一边进行编程动作与验证动作(循环(loop))多次。
[0070]
验证动作是作为写入动作的一环而进行的读出动作。图4是表示写入动作(编程动作)中的各配线的电位变化的图。此外，关于图4所示的各电压，也是由被序列发生器27控制的电压生成电路28产生。
[0071]
编程动作是根据施加到字线及位线的编程电压及位线电压而进行。未对字线(图4的选择wl、非选择wl)施加电压的区块blk为并非写入对象的非选择blk(图4下段)。另外，由于位线电压是通过使连接于位线bl的选择栅极晶体管st1导通而施加到存储单元晶体管mt，所以作为写入对象的区块blk(选择blk)中未施加选择栅极线sgd的串组件su为并非写入对象的非选择su(图4中段)。此外，关于选择blk的非选择su(图4中段)，也可以在施加编程电压vpgm之前，使选择栅极线sgd例如为5v而使选择栅极晶体管st1导通。
[0072]
关于作为写入对象的区块blk(选择blk)的写入对象的串组件su(选择su)(图4上段)，在施加编程电压vpgm之前，如图4上段的左侧所示，使选择栅极线sgd例如为5v，使选择栅极晶体管st1导通。另外，在编程动作时，选择栅极线sgs例如为0v。因此，选择栅极晶体管st2成为断开状态。另一方面，如图4上段的右侧所示，在施加编程电压vpgm时，使选择栅极线sgd例如为2.5v。由此，选择栅极晶体管st1的导通、非导通的状态由连接于选择栅极晶体管st1的位线bl的位线电压来决定。
[0073]
如上所述，感测放大器24对各位线bl传送数据。对赋予有"0"数据的位线bl施加例如0v的接地电压vss作为位线电压vbl_l。对赋予有"1"数据的位线施加写入禁止电压vinhibit(例如2.5v)作为bl位线电压vbl_h。因此，在施加编程电压vpgm时，连接于赋予有"0"数据的位线bl的选择栅极晶体管st1导通，连接于赋予有"1"数据的位线bl的选择栅极晶体管st1截止。连接于截止的选择栅极晶体管st1的存储单元晶体管mt成为写入禁止。
[0074]
连接于成为导通状态的选择栅极晶体管st1的存储单元晶体管mt根据施加到字线wl的电压，进行电子向电荷蓄积膜的注入。连接于赋予有电压vpass作为字线电压的字线wl的存储单元晶体管mt无论阈值电压如何均成为导通状态，但不进行电子向电荷蓄积膜的注入。另一方面，连接于赋予有编程电压vpgm作为字线电压的字线wl的存储单元晶体管mt根据编程电压vpgm进行电子向电荷蓄积膜的注入。
[0075]
也就是说，行解码器25在选择区块blk中选择任一条字线wl，对选择字线施加编程电压vpgm，对其它字线(非选择字线)wl施加电压vpass。编程电压vpgm是用来通过穿隧现象
将电子注入到电荷蓄积膜的高电压，vpgm＞vpass。通过一边利用行解码器25控制字线wl的电压，一边利用感测放大器24对各位线bl供给数据，来进行向存储单元阵列23的各存储单元晶体管mt的写入动作(编程动作)。
[0076]
(读出动作)
[0077]
来自多值化的存储单元晶体管的数据的读出通过以下方式进行，即，利用行解码器25对选择字线wl施加读出电压，并且利用感测放大器24，将读出到位线bl的数据感测，判定已读出的数据是"0"还是"1"。此外，为了使连接于非选择字线wl的存储单元晶体管导通，行解码器25对非选择字线wl赋予用来使各存储单元晶体管导通所需要的充分高的电压vread。此外，关于邻接字线，为了使连接于邻接字线的存储单元晶体管的导通容易，也可以赋予比电压vread稍微高的电压vreadk。
[0078]
另外，行解码器25对构成串组件su中的读出对象的串组件(选择串组件)的选择栅极线sgd(以下，称为sgd_sel)施加用来使选择栅极晶体管st1导通的电压vsg_sel，对构成并非读出对象的串组件(非选择串组件)的选择栅极线sgd(以下，称为sgd_usel)施加用来使选择栅极晶体管st1断开的电压vsg_usel。
[0079]
行解码器25对选择字线施加读出电压，对非选择字线施加电压vread或veredk。在读出动作时，感测放大器24将位线bl固定为固定的电压(例如，0.5v)，并且将感测放大器组件群24a内部的未图示的感测节点sen充电为比位线bl的电压高的规定的预充电电压vpre。在该状态下，逻辑控制电路21将感测节点sen连接于位线bl。这样一来，从感测节点sen对位线bl流通电流，感测节点sen的电压逐渐降低。
[0080]
感测节点sen的电压根据连接于对应的位线bl的存储单元晶体管的阈值电压的状态而变化。也就是说，在存储单元晶体管的阈值电压低于读出电压时，存储单元晶体管为导通状态，对存储单元晶体管流通较大的单元电流，感测节点sen的电压降低的速度变快。另外，在存储单元晶体管的阈值电压高于读出电压时，存储单元晶体管为断开状态，流通到存储单元晶体管的单元电流较小，或者不对存储单元晶体管流通单元电流，感测节点sen的电压降低的速度变慢。
[0081]
利用这样的感测节点sen的电压降低的速度差，来判定存储单元晶体管的写入的状态，将结果存储在数据锁存电路中。例如，在从将感测节点sen的电荷开始放电的放电开始时经过规定的第1期间的第1时间点，判定感测节点sen的电压为低电平(以下，"l")还是为高电平(以下，"h")。例如，在存储单元晶体管的阈值电压低于读出电压的情况下，存储单元晶体管完全为导通状态，对存储单元晶体管流通较大的单元电流。因此，感测节点sen的电压急速地降低，电压降下量相对较大，在第1时间点，感测节点sen成为"l"。
[0082]
另外，在存储单元晶体管的阈值电压高于读出电压的情况下，存储单元晶体管为断开状态，流通到存储单元晶体管的单元电流非常小，或不对存储单元晶体管流通单元电流。因此，感测节点sen的电压非常缓慢地降低，电压降下量相对较小，在第1时间点，感测节点sen保持"h"。
[0083]
这样，通过一边利用行解码器25对选择字线施加读出电压，一边由感测放大器电路32监视感测节点sen的状态，来判定存储单元晶体管的阈值电压是高于读出电压还是低于读出电压。因此，通过将各电平相互间的电压设为读出电压施加到选择字线wl，能够判定各存储单元晶体管的电平，读出分配到各电平的数据。
[0084]
例如，通过对tlc的8个目标区域分别分配数据，而在tlc中能够每1个存储单元晶体管存储3比特的数据。对各存储单元晶体管以表示8个目标区域的er、a、b、
…
、g电平的任一个电平进行写入，在读出时，通过施加电压vra～vrg，能够判定各存储单元晶体管的数据值。
[0085]
(选择栅极线sgd)
[0086]
图5是用来说明1个区块blk中的各选择栅极线sgd的说明图。图5在纸面左侧表示了区块blk的一部分的平面形状，且将在a-a线切断的截面形状表示在纸面右侧。图5的圆圈表示构成nand串的存储器孔334。绝缘层351将图5所示的1个区块blk与其它区块blk分离。图5的例子表示了在1个区块blk内构成有分别包含利用绝缘层352分离的5条选择栅极线sgd0～sgd4的5个串组件su0～su4的例子。在图5的右侧的例子中，绝缘层352延设到3层的选择栅极线sgd为止且将各选择栅极线sgd0～sgd4相互分离。
[0087]
在1个串组件配置着多个构成nand串的存储器孔334。1个串组件中的nand串数(存储器孔数)极多(图5中仅表示了16个)，为了缩小尺寸，而将存储器孔334锯齿配置。1个串组件内的各存储器孔334分别利用接触插塞339连接于位线bl0、bl1、
…
(以下，在无须将这些位线加以区别的情况下称为位线bl)。此外，在图5的左侧中考虑容易观察附图，而仅表示了一部分的位线bl及一部分的接触插塞339。
[0088]
如图5所示，各位线bl0、bl1、
…
分别经由接触插塞339针对每个串连接于1个存储器孔334。此外，为了将各位线bl连接于各串的1个存储器孔334，而接触插塞339的位置在与位线bl的延伸方向正交的方向上错开。
[0089]
在衬底330上，形成着多个nand串ns。也就是说，在衬底330上，介隔绝缘膜积层着选择栅极线sgs、多条字线wl、及多条选择栅极线sgd。而且，形成着贯通这些选择栅极线sgs、字线wl及选择栅极线sgd达到衬底330的存储器孔334。在存储器孔334的侧面，依次形成着未图示的阻挡绝缘膜、电荷蓄积膜(电荷保存区域)、及栅极绝缘膜，进而在存储器孔334内填埋着未图示的导电体柱。导电体柱例如包括多晶硅，且作为nand串ns中所包含的存储单元晶体管mt以及选择栅极晶体管st1及st2的动作时形成通道的区域发挥功能。也就是说，选择栅极线sgd、导电体柱、及它们之间的绝缘膜分别作为选择栅极晶体管st1发挥功能，字线wl、导电体柱、及它们之间的绝缘膜分别作为存储单元晶体管mt发挥功能，选择栅极线sgs、各导电体柱、及它们之间的绝缘膜作为选择栅极晶体管st2发挥功能。
[0090]
此外，在图5中，表示了存储器孔334为同一直径的圆柱形状，但实际上具有朝向衬底330成为细径的锥形形状。另外，根据制造工序，存储器孔334及导电体柱也有时具有在锥形形状的中途扩径后在朝向衬底330成为细径的多段的锥形形状。
[0091]
然而，在划分各选择栅极线sgd的绝缘层352的形成区域，无须形成存储器孔334。然而，由于制造上的理由，存储器孔334以配置位置均匀化的状态形成。根据该理由，在绝缘层352的形成区域中也形成存储器孔334。因此，如图5所示，各选择栅极线sgd在与邻接的选择栅极线sgd的交界部分中，具有切开存储器孔334的形成区域的量的切口部340。相对于此，各区块blk的两端的选择栅极线sgd在区块blk的端部不产生存储器孔334的形成区域的切口部340。
[0092]
各区块blk的两端的2条选择栅极线sgd0、sgd4(以下，也称为外部选择栅极线sgd(outer))仅一端侧具有切口部340，各区块blk的其余3条选择栅极线sgd1～sgd3(以下，也
称为内部选择栅极线sgd(inner))在两端具有切口部340。因此，内部选择栅极线sgd(inner)与外部选择栅极线sgd(outer)相比为窄幅，相应地电阻值比外部选择栅极线sgd(outer)大。
[0093]
此外，在以下的说明中，将选择串组件的外部选择栅极线sgd(outer)称为sgd_sel(outer)，将非选择串组件的外部选择栅极线sgd(outer)称为sgd_usel(outer)。另外，将选择串组件的内部选择栅极线sgd(inner)称为sgd_sel(inner)，将非选择串组件的内部选择栅极线sgd(inner)称为sgd_usel(inner)。
[0094]
(ustrdis(非选择串放电))
[0095]
图6是横轴取时间且纵轴取电压用来说明ustrdis的图。图6表示了选择外部选择栅极线sgd(outer)，且未选择内部选择栅极线sgd(inner)时的例子。图6的单点划线表示sgd_sel(outer)的电压变化，虚线表示sgd_usel(inner)的电压变化。
[0096]
如上所述，在读出时，对构成选择串组件的sgd_sel施加用来使选择栅极晶体管st1导通的电压vsg_sel，对构成非选择串组件的sgd_usel施加用来使选择栅极晶体管st1断开的电压vsg_usel(例如，0v)。在该读出动作之前，sgd_sel及sgd_usel均由ustrdis(非选择串放电)执行。
[0097]
ustrdis为了防止干扰(由未意料的阈值电压的上升所致的误写入)，在动作前进行通道全导通。也就是说，读出动作具有ustrdis期间与实际的读出期间(以下，称为实际读出期间)，在ustrdis期间，sgd_sel及sgd_usel被设定为使选择栅极晶体管st1导通的电压vsg_sel。
[0098]
如图6所示，在实际读出期间之前，首先设定ustrdis期间。对sgd_sel(outer)及sgd_usel(inner)施加电压vsg_sel。sgd_sel(outer)在读出期间中，维持为电压vsg_sel。sgd_usel(inner)降低到用来使选择栅极晶体管st1断开的电压vsg_usel(例如0v)。
[0099]
此外，在图6中，表示了非选择字线wl_usel被设定为电压vread，选择字线wl_sel在实际读出期间中变化为用于读出a电平及f电平的电压的例子。
[0100]
图7及图8是用于利用与图6相同的表述，来说明ustrdis期间中的问题的图。在图7及图8中，由单点划线表示sgd_sel(outer)的电压变化，由实线表示sgd_usel(outer)的电压变化，由虚线表示sgd_usel(inner)的电压变化。
[0101]
在ustrdis中，sgd_sel及sgd_usel从0v过渡到目标电压vsg_sel需要相对较长的时间。因此，为了缩短该时间，电压生成电路28在过渡时刻产生超过作为目标电压的电压vsg_sel的电平的过驱动电压。
[0102]
过驱动电压是在正方向比目标电压vsg_sel大的电压。施加该过驱动电压后，sgd_sel及sgd_usel在相对较短的时间内达到目标电压vsg_sel。
[0103]
然而，如上所述，内部选择栅极线sgd(inner)与外部选择栅极线sgd(outer)相比电阻值较高。因此，即使对内部选择栅极线sgd(inner)施加过驱动电压，内部选择栅极线sgd(inner)达到目标电压vsg为止的时间也比外部选择栅极线sgd(outer)达到目标电压vsg为止的时间长(图7的倾斜变小)。结果，如图7所示，如果想要使内部选择栅极线sgd(inner)达到目标电压，那么作为外部选择栅极线sgd(outer)的sgd_sel(outer)及sgd_usel(outer)会超过目标电压vsg_sel而导致过冲。
[0104]
图8表示了为了抑制这样的过冲而使过驱动时间变短或者使突跳量变小(使过驱
动电压变小)的情况下的例子。在该情况下，sgd_sel(outer)及sgd_usel(outer)不产生过冲，但关于sgd_usel(inner)在ustrdis期间中不达到目标电压vsg_sel。结果，认为电子的消去未充分地进行。在图7及图8的任一个情况下，均有结果产生干扰的可能性。
[0105]
(过驱动控制)
[0106]
因此，在本实施方式中，用来获得目标电压vgs_sel的过驱动电压的供给目标根据是外部选择栅极线sgd(outer)还是内部选择栅极线sgd(inner)，来改变供给过驱动电压的供给电路的电阻值。
[0107]
图9是表示电压生成电路28的局部构成的框图。另外，图10是表示行解码器25的构成的一例的框图。此外，在图10中仅表示了电压生成电路28的局部构成。
[0108]
在图10中，电压生成电路28产生包含对于存储单元晶体管mt的编程动作及读出动作等所需要的电压的各种电压。电压生成电路28包含：供给电路41，对信号线sg0～sg4供给电压；sg驱动器28a，对信号线sg5供给电压；以及多个cg驱动器28b，对信号线cg0～cg7分别供给电压。这些信号线sg0～sg5、cg0～cg7利用行解码器25分支，且连接于各区块blk的配线。也就是说，信号线sg0～sg4作为全域漏极侧选择栅极线发挥功能，且经由行解码器25，连接于作为各区块blk中的局域选择栅极线的选择栅极线sgd0～sgd4。信号线cg0～cg7作为全域字线发挥功能，且经由行解码器25，连接于作为各区块blk中的局域字线的字线wl0～wl7。信号线sg5作为全域源极侧选择栅极线发挥功能，且经由行解码器25，连接于作为各区块blk中的局域选择栅极线的选择栅极线sgs。
[0109]
电压生成电路28被序列发生器27控制，生成各种电压。sg驱动器(选择栅极线驱动器)28a及cg驱动器(字线驱动器)28b将各种生成的电压分别供给至对应的信号线sg5及信号线cg0～cg7。
[0110]
行解码器25具有与各区块分别对应的多个开关电路群25a、及与多个开关电路群25a分别对应地设置的多个区块解码器25b。各开关电路群25a包含将信号线sg0～sg4与选择栅极线sgd0～sgd4分别连接的多个晶体管tr_sg0～tr_sg4、将信号线cg0～cg7与字线wl0～wl7分别连接的多个晶体管tr_cg0～tr_cg7、及将信号线sg5与选择栅极线sgs连接的晶体管tr_sg5。晶体管tr_sg0～tr_sg5及晶体管tr_cg0～tr_cg7分别为高耐压晶体管。
[0111]
各区块解码器25b在由行地址指定自身的情况下，对晶体管tr_sg0～tr_sg5及晶体管tr_cg0～tr_cg7的栅极供给区块选择信号blksel。由此，在从由行地址指定的区块解码器25b供给区块选择信号blksel的开关电路群25a中，由于晶体管tr_sg0～tr_sg5及晶体管tr_cg0～tr_cg7成为导通状态而导通，所以从电源生成电路28供给至信号线sg0～sg5及信号线cg0～cg7的电压被供给至成为动作对象的区块blk中所包含的选择栅极线sgd0～sgd4、sgs及字线wl0～wl7。
[0112]
也就是说，利用电压生成电路28及行解码器25，对选择字线wl供给读出电压vcgrv，对非选择字线wl供给电压vread或vreadk。另外，例如，对连接于属于成为动作对象的串组件su的选择栅极晶体管st1的选择栅极线sgd(sgd_sel)供给电压vsg_sel，对连接于不属于成为动作对象的串组件su的选择栅极晶体管st1的选择栅极线sgd(sgd_usel)供给0v等电压vsg_usel。
[0113]
在图9中，电压生成电路28具有电压产生电路40及供给电路41。此外，在图9中，仅表示了用来对选择栅极线sgd供给电压的电路。电压产生电路40由电荷泵电路等构成，且产
生各种电压。供给电路41具有sgd_sel(inner)驱动器42、sgd_usel(inner)驱动器43、sgd_sel(outer)驱动器44、sgd_usel(outer)驱动器45、mux(multiplexer，多路复用器)(inner)46及mux(outer)47。
[0114]
图11是表示图9中的驱动器42～44的具体构成的一例的电路图。
[0115]
驱动器42～44均具有输入多种输入电压的多个输入端，且能够经由这些输入端从电压产生电路40输入多种电压。驱动器42～44的各输入端经由多种电压的各自的供给路径上所配置的开关t1、t2、
…
连接于1个输出端。通过选择开关t1、t2、
…
的任一个后成为导通，而赋予连接于已选择的开关的供给路的电压出现在输出端。
[0116]
驱动器42、43是与sgd_inner对应的驱动器。驱动器42将赋予已选择的选择栅极线sgd_sel的电压vsg_sel从输出端输出，驱动器43将赋予非选择的选择栅极线sgd_usel的电压vsg_usel从输出端输出。
[0117]
驱动器44、45是与外部选择栅极线sgd(outer)对应的驱动器。驱动器44将赋予已选择的选择栅极线sgd_sel的电压vsg_sel从输出端输出，驱动器45将赋予非选择的选择栅极线sgd_usel的电压vsg_usel从输出端输出。
[0118]
在本实施方式中，在驱动器42～44中与外部选择栅极线sgd(outer)对应的驱动器44、45，在电压的供给路径上设置着电阻r1。利用该电阻r1，来抑制施加到外部选择栅极线sgd(outer)的电压的斜率(电压上升率)。此外，作为电阻r1，采用金属配线，也可以通过将金属配线较细地拉升，来使实效性的电阻值增大。
[0119]
从电压产生电路40对驱动器42、44在ustrdis期间中赋予用以获得目标电压vsg_sel的过驱动电压，在实际读出期间中赋予选择栅极线sgd的选择时的电压vsg_sel。另外，对驱动器43、45在ustrdis期间中赋予目标电压vsg_sel，在实际读出期间中赋予未选择选择栅极线sgd时的电压vsg_usel。此外，在ustrdis期间中从电压产生电路40输出的过驱动电压是高于电压vsg_sel的电压。
[0120]
图12及图13是分别表示图9中的mux(inner)46及mux(outer)47的具体构成的一例的电路图。
[0121]
在图12中，mux(inner)46在电压的供给路径上具有6个开关t11～t16。对开关t11、t13、t15的输入端施加来自sgd_sel(inner)驱动器42的电压vsg_sel，对开关t12、t14、t16的输入端施加来自sgd_usel(inner)驱动器43的电压vsg_usel。开关t15、t16的输出端共通连接于选择栅极线sgd1(inner)。另外，开关t13、t14的输出端共通连接于选择栅极线sgd2(inner)，开关t11、t12的输出端共通连接于选择栅极线sgd3(inner)。
[0122]
通过选择开关t15、t16的一者后成为导通，而将供给至已选择的开关的电压供给至sdg1(inner)。同样地，通过选择开关t13，t14的一者后成为导通，而将供给至已选择的开关的电压供给至sdg2(inner)，通过选择开关t11、t12的一者后成为导通，而将供给至已选择的开关的电压供给至sdg1(inner)。
[0123]
在图13中，mux(outer)47在电压的供给路径上具有4个开关t17～t20。对开关t17、t19的输入端施加来自sgd_sel(outer)驱动器44的电压vsg_sel，对开关t18、t19的输入端施加来自sgd_usel(outer)驱动器45的电压vsg_usel。开关t19、t20的输出端共通连接于选择栅极线sgd0(outer)。另外，开关t17、t18的输出端共通连接于选择栅极线sgd4(outer)。
[0124]
通过选择开关t19、t20的一者后成为导通，而将供给至已选择的开关的电压供给
至sdg0(outer)。同样地，通过选择开关t17、t18的一者后成为导通，而将供给至已选择的开关的电压供给至sdg4(outer)。
[0125]
接下来，参照图14对这样构成的实施方式的动作进行说明。图14是利用与图6相同的表述，用来说明ustrdis期间中的实施方式的效果的图。在图14中，由单点划线表示sgd_sel(outer)的电压变化，由实线表示sgd_usel(outer)的电压变化，由虚线表示sgd_usel(inner)的电压变化。
[0126]
现在，从采用规定的编码进行写入的存储单元晶体管进行数据的读出。在序列发生器27的未图示的存储器中，存储着数据的读出所需要的各种电压的信息。序列发生器27基于这些信息，使电压生成电路28产生读出时所需要的电压。
[0127]
也就是说，电压生成电路28被序列发生器27控制，在ustrdis期间中产生过驱动电压，赋予驱动器42～45。驱动器42～45使开关t1导通，选择过驱动电压并输出。利用驱动器42、43分别供给过驱动电压的选择栅极线sgd1～sgd3与利用驱动器44、45分别供给过驱动电压的选择栅极线sgd0、sgd4相比电阻值较大。然而，由于在驱动器44、45在电压的供给路径上设置着电阻r1，所以选择栅极线sgd0、sgd4的电压上升率得到抑制。这样一来，能够使内部选择栅极线sgd(inner)的电压变化与外部选择栅极线sgd(outer)的电压变化大致相同，能够使选择栅极线sgd0～sgd4的电压上升率相互固定。
[0128]
如图14所示，ustrdis期间中的sgd(inner)、与sgd(outer)的电压以大致相同的电压上升率变化。结果，sgd(outer)不会产生过冲，sgd(outer)与sgd(inner)利用相同的电压变化以短时间达到目标电压vsg_sel。
[0129]
这样，在本实施方式中，通过根据选择栅极线的种类使过驱动电压的供给电路的电阻值变化，无论选择栅极线的种类如何均能够使施加到选择栅极线的电压均匀化，在短时间达到目标电压。
[0130]
(第2实施方式)
[0131]
图15是表示本发明的第2实施方式中所采用的sgd_usel(outer)驱动器的电路图。图15是代替图11的sgd_usel(outer)驱动器45而采用的，本实施方式中的其它硬件构成与第1实施方式相同。
[0132]
在选择区块blk中的外部选择栅极线sgd(outer)的情况下，该区块blk中的其它外部选择栅极线sgd(outer)未被选择。另一方面，在选择区块blk中的内部选择栅极线sgd(inner)的情况下，该区块blk中的2条外部选择栅极线sgd(outer)均未被选择。因此，来自电压产生电路40的非选择用电压vsg_usel根据选择状态，存在供给至1条外部选择栅极线sgd(outer)的情况与供给至2条外部选择栅极线sgd(outer)的情况。
[0133]
也就是说，图11的sgd_usel(outer)驱动器45的输出存在经由mux(outer)47的开关t18、t20中的仅一个开关供给至一外部选择栅极线sgd(outer)的情况、与经由mux(outer)47的开关t18、t20这两者供给至两外部选择栅极线sgd(outer)的情况。也就是说，驱动器45的负载根据选择状态sgd_usel(outer)而发生变化，无法使外部选择栅极线sgd(outer)的电压上升率均匀。因此，在本实施方式中，代替sgd_usel(outer)驱动器45而采用sgd_usel(outer)驱动器50。
[0134]
sgd_usel(outer)驱动器50是对图11的sgd_usel(outer)驱动器45附加了nor电路51及开关to，并且代替电阻r1而采用了电阻r2、r3。对nor电路51输入表示是否对选择栅极
线sgd0施加电压vsg_usel的信号string add[0]、及表示是否对选择栅极线sgd5施加电压vsg_usel的信号string add[4]。nor电路51进行2个输入的nor运算，并将运算结果输出到开关to。
[0135]
在电压产生电路40的输出端与开关t1之间的电压的供给路径上，设置着电阻r3、r2的串联电路。开关to连接于电阻r3的两端，在nor电路51的运算结果为逻辑"1"的情况下，开关to导通而使电阻r3短路。在nor电路51的运算结果为逻辑"0"的情况下，开关电路to断开。
[0136]
接下来，参照图16及图17对这样构成的实施方式的动作进行说明。图16及图17是用来说明实施方式的动作的说明图。
[0137]
现在，设为选择栅极线sgd0被选择，且选择栅极线sgd4未被选择。也就是说，在该情况下，sgd_usel(outer)驱动器50只要仅对1条外部选择栅极线sgd(outer)供给电压vsg_usel即可。如图16所示，在该情况下，信号string add[0]为"h"，信号string add[4]为"l"。nor电路51的输出为"l"(逻辑值"0")，开关电路to断开，电阻r3不短路。也就是说，如图16的箭头所示，在电压产生电路40的输出端与开关t1之间的电压的供给路径上，连接着电阻r3、r2的串联电路。利用这些2个电阻r3、r2，来抑制外部选择栅极线sgd(outer)的电压变化率。
[0138]
另外，设为选择栅极线sgd0及选择栅极线sgd4均未被选择。也就是说，在该情况下，sgd_usel(outer)驱动器50对2条外部选择栅极线sgd(outer)供给电压vsg_usel。如图17所示，在该情况下，信号string add为[0]，string add[4]均为"l"。nor电路51的输出成为"h"(逻辑值"1")，开关电路to导通，电阻r3短路。也就是说，如图17的箭头所示，在电压产生电路40的输出端与开关t1之间的电压的供给路径上，仅连接着电阻r2。结果，外部选择栅极线sgd(outer)的电压变化率容易增大。
[0139]
这样，在本实施方式中，根据sgd_usel(outer)驱动器是对1条外部选择栅极线sgd(outer)供给电压vsg_usel还是对2条外部选择栅极线sgd(outer)供给电压vsg_usel，来切换sgd_usel(outer)驱动器的电阻值，即使在选择任一条选择栅极线sgd的情况下，也能够使成为非选择的外部选择栅极线sgd(outer)的电压变化率固定。
[0140]
此外，关于电阻r2、r3的电阻值，也可以构成为能够设定改变。
[0141]
(变化例)
[0142]
图18是表示sgd_usel(inner)驱动器的电路图。图18是代替图11的sgd_usel(inner)驱动器43采用的，本实施方式中的其它硬件构成与第1实施方式或第2实施方式相同。
[0143]
在选择区块blk中的外部选择栅极线sgd(outer)的情况下，该区块blk中的3条内部选择栅极线sgd(inner)均未被选择。另一方面，在选择区块blk中的内部选择栅极线sgd(inner)的情况下，该区块blk中的2条内部选择栅极线sgd(inner)未被选择。因此，来自电压产生电路40的非选择用电压vsg_usel根据选择状态，存在供给至2条内部选择栅极线sgd(inner)的情况与供给至3条内部选择栅极线sgd(inner)的情况。
[0144]
也就是说，图11的sgd_usel(inner)驱动器43的输出存在经由mux(inner)46的开关t12、t14、t16的2个开关供给至2条内部选择栅极线sgd(inner)的情况、与经由mux(inner)46的开关t12、t14、t16的全部供给至3条内部选择栅极线sgd(inner)的情况。也就是说，根据选择状态而sgd_usel(inner)驱动器43的负载变化，无法使内部选择栅极线sgd
(inner)的电压上升率均匀。因此，在本实施方式中，代替sgd_usel(inner)驱动器43采用sgd_usel(inner)驱动器60。
[0145]
sgd_usel(inner)驱动器60是对图11的sgd_usel(inner)驱动器43附加nor电路61、开关to、电阻r4及电阻r5而成的。对nor电路61输入表示是否对选择栅极线sgd1施加电压vsg_usel的信号string add[1]、表示是否对选择栅极线sgd2施加电压vsg_usel的信号string add[2]及表示是否对选择栅极线sgd3施加电压vsg_usel的信号string add[3]。nor电路613进行输入的nor运算，并将运算结果输出到开关to。
[0146]
在电压产生电路40的输出端与开关t1之间的电压的供给路径上，设置着电阻r5、r4的串联电路。开关to连接于电阻r5的两端，在nor电路61的运算结果为逻辑"1"的情况下，成为导通而使电阻r5短路。在nor电路61的运算结果为逻辑"0"的情况下，开关电路to断开。此外，电阻r5、r4的电阻比例如设定为1：2。此外，电阻r5、r4的电阻比可考虑从驱动器后段到内部选择栅极线sgd(inner)为止的所有电阻值，但电阻r5、r4的电阻值是支配性的，也可以仅考虑电阻r5、r4的电阻值。另外，关于电阻r5、r4的电阻值，也可以构成为能够设定改变。
[0147]
此外，作为外部选择栅极线sgd(outer)用的驱动器，也可以采用图15的sgd_usel(outer)驱动器50。
[0148]
接下来，对这样构成的实施方式的动作进行说明。
[0149]
现在，设为内部选择栅极线sgd(inner)的任一条被选择，其它2条内部选择栅极线sgd(inner)未被选择。也就是说，在该情况下，sgd_usel(inner)驱动器60只要对2条内部选择栅极线sgd(inner)供给电压vsg_usel即可。在该情况下，信号string add[1]～string add[3]的任一个为"h"，nor电路61的输出成为"l"(逻辑值"0")。开关电路to断开，电阻r5不短路。也就是说，在电压产生电路40的输出端与开关t1之间的电压的供给路径上，连接着电阻r5，r4的串联电路。利用这些2个电阻r5、r4，来抑制内部选择栅极线sgd(inner)的电压变化率。
[0150]
另外，设为选择栅极线sgd0～sgd3均未被选择。也就是说，在该情况下，sgd_usel(inner)驱动器60对3条内部选择栅极线sgd(inner)供给电压vsg_usel。在该情况下，信号string add[1]～string add[3]均为"l"，nor电路61的输出成为"h"(逻辑值"1")。由此，开关电路to成为导通，电阻r5短路。也就是说，在电压产生电路40的输出端与开关t1之间的电压的供给路径上，仅连接着电阻r4。结果，内部选择栅极线sgd(inner)的电压变化率容易增大。
[0151]
这样，在本实施方式中，sgd_usel(inner)驱动器根据是对2条内部选择栅极线sgd(inner)供给电压vsg_usel还是对3条内部选择栅极线sgd(inner)供给电压vsg_usel，来切换sgd_usel(inner)驱动器的电阻值，即使在选择任一条选择栅极线sgd的情况下，也能够使成为非选择的内部选择栅极线sgd(inner)的电压变化率相互固定。
[0152]
(第3实施方式)
[0153]
图19是表示本发明的第3实施方式的框图。本实施方式是在代替图11的电压产生电路40采用电压产生电路71、72，代替驱动器44、45采用驱动器73、74的方面与第1实施方式不同，其它构成则与第1实施方式相同。
[0154]
本实施方式中，在ustrdis期间中，通过使对于外部选择栅极线sgd(outer)的过驱
动电压的施加期间(过驱动期间)与对于内部选择栅极线sgd(inner)的过驱动期间不同，能够抑制过冲的产生，且无论选择栅极线的种类如何均能够使施加到选择栅极线的电压短时间达到目标电压。
[0155]
sgd_sel(outer)驱动器73是与sgd_sel(inner)驱动器42相同的构成，sgd_usel(outer)驱动器74是与sgd_usel(inner)驱动器43相同的构成。电压产生电路71、72分别是与电压产生电路40相同的构成。
[0156]
接下来，参照图20对这样构成的实施方式的动作进行说明。图20是横轴取时间且纵轴取电压来表示ustrdis期间中的外部选择栅极线sgd(outer)与内部选择栅极线sgd(inner)的电压变化的图，左侧表示比较例中的特性，右侧表示本实施方式中的特性。
[0157]
图20的比较例表示了在ustrdis期间中对外部选择栅极线sgd(outer)及内部选择栅极线sgd(inner)施加相同的过驱动电压的例子。如上所述，在该情况下，由于内部选择栅极线sgd(inner)的电阻值与外部选择栅极线sgd(outer)的电阻值相比较大，所以为了使内部选择栅极线sgd(inner)达到目标电压，而外部选择栅极线sgd(outer)产生过冲。
[0158]
相对于此，在本实施方式中，电压产生电路71与电压产生电路72产生相同电压电平的过驱动电压，过驱动期间相互不同。也就是说，电压产生电路71产生过驱动电压相对较长的期间，电压产生电路72产生过驱动电压比电压产生电路71短的期间。
[0159]
电压产生电路71的输出供给至sgd_sel(inner)驱动器42、43，电压产生电路72的输出供给至sgd_sel(outer)驱动器73、74。sgd_sel(inner)驱动器42与驱动器73为相同的构成，sgd_sel(inner)驱动器42的输出与sgd_sel(outer)驱动器73的输出仅过驱动期间不同，对外部选择栅极线sgd(outer)施加过驱动电压仅相对较短的期间，对内部选择栅极线sgd(inner)施加过驱动电压比其长的期间。
[0160]
同样地，sgd_usel(inner)驱动器43与sgd_usel(outer)驱动器74的输出也仅过驱动期间不同，对外部选择栅极线sgd(outer)施加过驱动电压仅相对较短的期间，对内部选择栅极线sgd(inner)施加过驱动电压比其长的期间。
[0161]
如图20所示，对外部选择栅极线sgd(outer)施加过驱动电压仅相对较短的期间，对内部选择栅极线sgd(inner)施加过驱动电压比其长的期间。结果，外部选择栅极线sgd(outer)由于电阻值较小所以相对较快地达到目标电压，过驱动期间较短而不产生过冲。另外，内部选择栅极线sgd(inner)施加过驱动电压较长的期间，结果相对较短时间地达到目标电压。
[0162]
这样，在本实施方式中，使外部选择栅极线sgd(outer)与内部选择栅极线sgd(inner)的过驱动期间不同，能够防止外部选择栅极线sgd(outer)产生过冲，且能够使外部选择栅极线sgd(outer)及内部选择栅极线sgd(inner)相对高速地达到目标电压。
[0163]
在本实施方式中，对使过驱动期间不同的例子进行了说明，但也可以在用于外部选择栅极sgd(outer)时与用于内部选择栅极sgd(inner)时使过驱动电压的电压值不同。
[0164]
本发明并不限定于所述实施方式，能够在实施阶段在不脱离其主旨的范围内进行各种变化。另外，所述实施方式包含各种阶段的发明，可通过所公开的多个构成要件中的适当组合来提取各种发明。例如，即使从实施方式所示的所有构成要件中删除几个构成要件，在能解决发明所要解决的问题一栏中所述的问题，能获得发明效果一栏中所述的效果的情况下，也能将该构成要件经删除的构成提取作为发明。
[0165]
[符号的说明]
[0166]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器控制器
[0167]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
非易失性存储器
[0168]
12
ꢀꢀꢀꢀꢀꢀꢀꢀ
处理器
[0169]
13
ꢀꢀꢀꢀꢀꢀꢀꢀ
主机接口
[0170]
15
ꢀꢀꢀꢀꢀꢀꢀꢀ
存储器接口
[0171]
21
ꢀꢀꢀꢀꢀꢀꢀꢀ
逻辑控制电路
[0172]
22
ꢀꢀꢀꢀꢀꢀꢀꢀ
输入输出电路
[0173]
23
ꢀꢀꢀꢀꢀꢀꢀꢀ
存储单元阵列
[0174]
24
ꢀꢀꢀꢀꢀꢀꢀꢀ
感测放大器
[0175]
24a
ꢀꢀꢀꢀꢀꢀꢀ
感测放大器组件群
[0176]
25
ꢀꢀꢀꢀꢀꢀꢀꢀ
行解码器
[0177]
26
ꢀꢀꢀꢀꢀꢀꢀꢀ
寄存器
[0178]
27
ꢀꢀꢀꢀꢀꢀꢀꢀ
序列发生器
[0179]
28
ꢀꢀꢀꢀꢀꢀꢀꢀ
电压生成电路
[0180]
32
ꢀꢀꢀꢀꢀꢀꢀꢀ
输入输出用焊垫群
[0181]
40
ꢀꢀꢀꢀꢀꢀꢀꢀ
电压产生电路
[0182]
41
ꢀꢀꢀꢀꢀꢀꢀꢀ
供给电路
[0183]
42
ꢀꢀꢀꢀꢀꢀꢀꢀ
sgd_sel(inner)驱动器
[0184]
43
ꢀꢀꢀꢀꢀꢀꢀꢀ
sgd_usel(inner)驱动器
[0185]
44
ꢀꢀꢀꢀꢀꢀꢀꢀ
sgd_sel(outer)驱动器
[0186]
45
ꢀꢀꢀꢀꢀꢀꢀꢀ
sgd_usel(outer)驱动器
[0187]
46
ꢀꢀꢀꢀꢀꢀꢀꢀ
mux(inner)
[0188]
47
ꢀꢀꢀꢀꢀꢀꢀꢀ
mux(outer)。