半导体器件及其制备方法与流程

1.本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体装置，包括用于存储数据的存储单元阵列，以及位于所述存储单元阵列外围的外围电路组成.每个存储单元通常包括晶体管(字线)、位线和电容器。所述晶体管(字线)上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
3.随着制程工艺的不断发展，晶体管的尺寸也越小，mos器件的沟道电场强度是不断增强。随着dram的工艺节点来到20nm及以下，mos器件的衬底漏电流和栅致漏极泄露(gate-induced drain leakage，简称gidl)电流问题也越来越严重，会导致字线晶体管开关特性漂移，器件性能及可靠性严重下降。


技术实现要素：

4.本发明的目的在于提供一种半导体器件的制备方法，其所制备的半导体器件能够减小漏电流，提高性能。
5.为解决上述技术问题，本发明中提供了一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底内形成有有源区和位于所述有源区之间的沟槽隔离结构；于所述有源区内形成第一凹槽；于所述第一凹槽内填充形成与所述有源区互为反型掺杂的反型多晶硅层；形成第二凹槽，所述第二凹槽贯穿所述多晶硅层和部分所述半导体衬底，保留位于所述第二凹槽侧面的部分所述反型多晶硅层；于所述第二凹槽内形成埋入式字线结构。
6.根据本发明的一些实施例，在于所述有源区形成所述第一凹槽的步骤之前，包括以下步骤：于所述半导体衬底表面形成图形化的掩膜层。
7.根据本发明的一些实施例，所述第一凹槽的深度为20nm-150nm，所述第一凹槽的宽度为30nm-100nm。
8.根据本发明的一些实施例，所述第二凹槽的深度为50nm-300nm，所述第二凹槽的宽度为20nm-50nm。
9.根据本发明的一些实施例，所述形成埋入式字线结构包括：于所述第二凹槽的表面形成栅极氧化层；于所述栅极氧化层表面形成栅极阻挡层，所述栅极阻挡层覆盖所述栅极氧化层底面和部分侧面；于所述栅极阻挡层表面形成栅极导电层，所述栅极导电层填充部分所述第二凹槽；于所述栅极阻挡层和栅极导电层上形成绝缘填充层，所述绝缘填充层填充剩余所述第二凹槽。
10.可选地，所述形成栅极阻挡层和所述形成栅极导电层的步骤包括：于所述栅极氧化层表面形成初级阻挡层；于所述初级阻挡层表面形成初级导电层并填充所述第二凹槽；去除部分所述初级导电层和初级阻挡层，保留位于所述第二凹槽底部区域的部分初级导电
层和初级阻挡层以形成所述栅极阻挡层和所述栅极导电层。
11.可选地，在去除部分所述初级导电层和初级阻挡层的步骤中，去除的部分所述初级导电层和所述初级阻挡层的高度为20nm-150nm。
12.可选地，所述栅极导电层和所述栅极阻挡层的上表面平齐，且所述栅极阻挡层的上表面不低于位于所述第二凹槽侧面的部分所述反型多晶硅层的下表面。
13.本发明还提出一种半导体器件。
14.根据本发明实施例的半导体器件，包括：半导体衬底，所述半导体衬底设有有源区和位于所述有源区之间的沟槽隔离结构；埋入式字线结构，所述埋入式字线结构位于所述有源区内；反型多晶硅层，所述反型多晶硅层位于所述埋入式字线结构的侧面且与所述有源区互为反型掺杂。
15.根据本发明的一些实施例，所述埋入式字线结构包括：栅极氧化层、栅极阻挡层和栅极导电层以及绝缘填充层，所述栅极阻挡层位于所述栅极导电层表面，所述绝缘填充层位于所述栅极导电层和所述栅极阻挡层上方，所述栅极氧化层位于所述栅极阻挡层和所述绝缘填充层表面。
16.可选地，所述栅极阻挡层的上表面与所述栅极导电层的上表面平齐且不低于所述反型多晶硅层的下表面。
17.可选地，所述反型多晶硅层的上表面与所述栅极氧化层的上表面平齐，所述反型多晶硅层的厚度为5nm-25nm，所述反型多晶硅层的高度为20nm-150nm。
18.可选地，所述栅极阻挡层的厚度为2nm-7nm。
附图说明
19.图1为本发明实施例的半导体器件的制备方法的流程示意图；
20.图2-图10为根据本发明实施例的半导体器件的制备方法的各步骤的截面示意图。
21.附图标记：
22.100：半导体器件；
23.1：半导体衬底，11：沟槽隔离结构，12：有源区；
24.21：栅极氧化层，22：栅极阻挡层，23：栅极导电层，24：绝缘填充层，25：初始导电层，26：初级阻挡层；
25.3：反型多晶硅层，31：第一凹槽，32：第二凹槽；
26.4：掩膜层。
具体实施方式
27.以下结合附图和具体实施方式对本发明提出的一种半导体器件的制备方法作进一步详细说明。
28.下面参考附图描述根据本发明实施例的半导体器件100的制备方法。
29.如图1所示，根据本发明实施例的半导体器件100的制备方法可以包括提供半导体衬底1，半导体衬底1内形成有有源区12和位于有源区12之间的沟槽隔离结构11；于有源区12内形成第一凹槽31；于第一凹槽31内填充形成与有源区12互为反型掺杂的反型多晶硅层3；形成第二凹槽32，第二凹槽32贯穿多晶硅层和部分半导体衬底1，保留位于第二凹槽32侧
面的部分反型多晶硅层3；于第二凹槽32内形成埋入式字线结构。
30.如图2-图10所示为本发明一实施例的半导体器件100的制备方法的各步骤的截面图。
31.如图2所示，提供半导体衬底1，半导体衬底1材料可以为硅(si)、锗(ge)、硅锗(gesi)、或碳化硅(sic)；也可以是绝缘体上硅(soi)、绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ-ⅴ
族化合物。
32.半导体衬底1内具有沟槽隔离结构11，沟槽隔离结构11于半导体衬底1内隔离出多个有源区12，其中沟槽隔离结构11可以包括沟槽和填充在沟槽内的绝缘材料，绝缘层材料可以为二氧化硅等。有源区12通过离子注入或者扩散工艺可掺杂离子以形成p型有源区或n型有源区，有源区12形成有源区和漏区，源区和漏区与有源区12的互为反型掺杂，例如有源区12形成为p型有源区12，则源区和漏区为n型掺杂，若有源区12形成为n型有源区12，则源区和漏区为p型掺杂。
33.如图3所示，于有源区12内形成第一凹槽31，在形成第一凹槽31之前，可在半导体衬底1表面形成有图形化的掩膜层4，通过掩膜层4对半导体衬底1的有源区12进行图形化工艺，以在有源区12形成第一凹槽31，其中第一凹槽31可以为多个，例如如图2所示，第一凹槽31可以形成为两个。对于掩膜层4，掩膜层4的材料可以是氮化硅，掩膜层4的形成方法可以是化学气相沉积法等，但不限于此。
34.可选地，如图3所示，第一凹槽31的深度可以为20nm-150nm，第一凹槽31的宽度可以为30nm-100nm，即第一凹槽31的宽度可以为d1，第一凹槽31的深度可以为h1，则d1满足30nm≤d1≤100nm，h1满足20nm≤h1≤150nm。
35.如图4所示，于第一凹槽31内填充形成与有源区12互为反型掺杂的反型多晶硅层3，具体地，于半导体衬底1表面形成填充第一凹槽31的多晶硅层，并对多晶硅层进行离子掺杂以形成反型多晶硅层3，其中反型多晶硅层3的离子掺杂与有源区12的离子掺杂互为反型，例如有源区12形成为p型有源区12，则反型多晶硅层3掺杂n型离子，例如砷或锑；有源区12形成为n型有源区12，则反型多晶硅层3掺杂p型离子，例如硼或铟。然后去除掩膜层4上表面的反型多晶硅层3，保留位于第一凹槽31内的反型多晶硅层3。
36.如图5所示，形成第二凹槽32，第二凹槽32贯穿反型多晶硅层3和部分半导体衬底1，保留位于第二凹槽32侧面的部分反型多晶硅层3。第二凹槽32的深度为50nm-300nm，第二凹槽32的宽度为20nm-50nm，即如图5所示，第二凹槽32的宽度可以为d2，第二凹槽32的深度可以为h2，则d2满足20nm≤d2≤50nm，h2满足50nm≤h2≤300nm。
37.具体地，第二凹槽32形成在第一凹槽31内，通过对反型多晶硅层3进行刻蚀，并沿着垂直半导体衬底1的方向继续向下刻蚀半导体衬底1以形成第二凹槽32，第二凹槽32的深度大于第一凹槽31，且第二凹槽32的宽度小于第一凹槽31，这样第二凹槽32的侧壁由部分反型多晶硅层3和部分半导体衬底1形成，如图5所示反型多晶硅层3形成在第二凹槽32的上部。
38.如图6-图10所示，于第二凹槽32内形成埋入式字线结构，其中，埋入式字线结构形成在第二凹槽32的下部，反型多晶硅层3形成在第二凹槽32的上部且位于埋入式字线结构的侧面，这样有源区12的源/漏区形成在反型多晶硅层3的远离埋入式字线结构的一侧，通过反型多晶硅层3可将源/漏区与埋入式字线结构间隔开，而且反型多晶硅层3与源/漏区的
掺杂相同例如均为p型或n型，这样漏区与反型多晶硅层3之间可形成一定的电场，从而能够减小漏区与埋入式字线结构之间的电场强度，降低gidl电流，提高晶体管的开启速度。
39.在本发明的一些实施例中，形成埋入式字线结构的步骤包括：于第二凹槽32的表面形成栅极氧化层21；于栅极氧化层21表面形成栅极阻挡层22，栅极阻挡层22覆盖栅极氧化层21底面和部分侧面；于栅极阻挡层22表面形成栅极导电层23，栅极导电层23填充部分第二凹槽32；于栅极阻挡层22和栅极导电层23上形成绝缘填充层24，绝缘填充层24填充剩余第二凹槽32。
40.具体地，如图6所示，在第二凹槽32的内壁面形成栅极氧化层21，栅极氧化层21覆盖第二凹槽32的内壁面，与反型多晶硅层3的上表面平齐，且不填满第二凹槽32。如图7所示，于栅极氧化层21表面和掩膜层4表面沉积形成初级阻挡层26，如图8所示，在初级阻挡层26的表面形成初级导电层25，并填充第二凹槽32。如图9所示，去除位于掩膜层4表面的初级阻挡层26和初级导电层25，保留位于第二凹槽32内的初级阻挡层26和初级导电层25，并可对第二凹槽32内的初级阻挡层26和初级导电层25进行回刻，以去除位于第二凹槽32内的部分初级阻挡层26和初级导电层25，保留位于第二凹槽32底部的部分初级阻挡层26和初级导电层25以形成栅极阻挡层22和栅极导电层23。其中，栅极阻挡层22的材料可以为氮化钛，并可采用原子层沉积法形成，栅极阻挡层22的厚度可以为2nm-7nm，例如可以为2nm、4nm、5nm或者6nm、7nm等。
41.在去除部分初级导电层25和初级阻挡层26的步骤中，去除的部分初级导电层25和初级阻挡层26的高度为20nm-150nm，即去除的位于第二凹槽32内的初级导电层25和初级阻挡层26的高度大于等于20纳米且小于等于150纳米，这样使得去除部分初级导电层25和初级阻挡层26的高度不多于反型多晶硅层3的高度，从而使得形成的栅极导电层23和栅极阻挡层22的上表面不低于反型多晶硅层3的下表面。
42.在形成初级导电层25时可采用化学气相沉积法等形成，并采用化学机械研磨工艺对初级导电层25和初级阻挡层26的上部进行平坦化处理。在去除位于掩膜层4上方和第二凹槽32内的部分初级导电层25和初级阻挡层26的步骤中，可通过干法蚀刻对初级导电层25和初级阻挡层26进行回刻，并结合湿法蚀刻去除干法蚀刻侧壁残余的初级阻挡层26。
43.如图10所示，栅极导电层23和栅极阻挡层22的上表面平齐，且栅极阻挡层22的上表面不低于位于第二凹槽32侧面的部分反型多晶硅层3的下表面，即反型多晶硅层3的下表面与栅极阻挡层22和栅极导电层23的上表面平齐或者低于栅极阻挡层22和栅极导电层23的上表面，这样通过反型多晶硅层3可将源/漏区与反型多晶硅层3完全间隔开，且反型多晶硅层3形成在埋入式字线结构与源/漏区的重叠区域，从而能够进一步地减小gidl电流。
44.如图10所示，在去除第二凹槽32内的部分初级导电层25和初级阻挡层26形成栅极导电层23和栅极阻挡层22后，于第二凹槽32内栅极阻挡层22和栅极导电层23的上方形成填充第二凹槽32上部的绝缘填充层24，绝缘填充层24的材料可以为氮化硅，可采用化学气相沉积法沉积形成，在形成绝缘填充层24后可执行化学机械研磨(cmp)工艺对半导体器件100的表面进行平坦化处理。
45.下面参考附图描述根据本发明实施例的半导体器件100，所述半导体器件100采用上述实施例的半导体器件的制备方法形成。
46.如图10所示，根据本发明实施例的半导体器件100可以包括半导体衬底1、埋入式
字线结构和反型多晶硅层3。
47.半导体衬底1可以为硅(si)、锗(ge)、硅锗(gesi)、或碳化硅(sic)；也可以是绝缘体上硅(soi)、绝缘体上锗(goi)；或者还可以为其它的材料，例如砷化镓等
ⅲ-ⅴ
族化合物。
48.半导体衬底1内设有有源区12和位于有源区12之间的沟槽隔离结构11，其中半导体衬底1内设有多个沟槽隔离结构11，多个沟槽隔离结构11在半导体衬底1内限定出多个有源区12，沟槽隔离结构11可以包括沟槽和填充在沟槽内的绝缘材料，绝缘材料可以为二氧化硅等。
49.有源区12内形成有多个栅极结构，在本发明实施例中，栅极结构可以为埋入式字线结构，埋入式字线结构形成在有源区12内；反型多晶硅层3设在有源区12内且形成在埋入式字线结构的侧面与有源区12互为反型掺杂。具体地，可以通过离子注入或者扩散工艺对有源区12进行掺杂，不同掺杂可形成n型有源区12或p型有源区12，反型多晶硅层3与有源区12互为反型掺杂，例如有源区12为p型掺杂，则多晶硅层形成为n型掺杂多晶硅层。有源区12为n型掺杂，则多晶硅层形成为p型掺杂多晶硅层。
50.有源区12内位于埋入式字线结构的两侧形成有源/漏区，以作为埋入式字线结构的源极和漏极，源/漏极与埋入式字线结构具有重叠区域，反型多晶硅层3形成在埋入式字线结构的侧面且形成在埋入式字线结构和源/漏区之间，并与源/漏区为同型掺杂，从而能够降低漏极与埋入式字线结构形成的gidl电流，减小半导体器件100的漏电流，提高半导体器件100的性能。
51.如图10所示，埋入式字线结构可以包括：栅极氧化层21、栅极阻挡层22和栅极导电层23以及绝缘填充层24，栅极阻挡层22位于栅极导电层23表面，绝缘填充层24位于栅极导电层23和栅极阻挡层22上方，栅极氧化层21位于栅极阻挡层22和绝缘填充层24表面。
52.可选地，栅极阻挡层22的上表面与栅极导电层23的上表面平齐且不低于反型多晶硅层3的下表面。也就是说，反型多晶硅层3的下表面与栅极阻挡层22和栅极导电层23的上表面平齐或者低于栅极阻挡层22和栅极导电层23的上表面，这样通过反型多晶硅层3可将源/漏区与反型多晶硅层3完全间隔开，且反型多晶硅层3形成在埋入式字线结构与源/漏区的重叠区域，从而能够进一步地减小gidl电流。
53.可选地，反型多晶硅层3的上表面与栅极氧化层21的上表面平齐，反型多晶硅层3的厚度为5nm-25nm，例如，反型多晶硅层3的厚度可以为5nm、10nm、15nm、20nm等，反型多晶硅层3的高度为20nm-150nm，例如反型多晶硅层3的高度可以为20nm、40nm、70nm、100nm、130nm等。
54.可选地，栅极阻挡层22的厚度为2nm-7nm，例如栅极阻挡层22的厚度可以为2nm、4nm、5nm、6nm等。
55.以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。