静电保护结构、静电保护电路、芯片的制作方法

1.本公开涉及半导体技术领域，尤其涉及一种静电保护结构、静电保护电路、芯片。


背景技术：

2.芯片中一般需要设置有静电保护电路esd(electro-static discharge)，静电保护电路用于释放芯片中的静电以避免芯片中的内部电路在静电作用下损坏。
3.相关技术中，静电保护电路用于在芯片的信号端发生静电时导通，以释放该信号端的静电，然而，现有技术中存在静电保护电路异常导通的情况，从而影响芯片正常使用。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

5.根据本公开的一个方面，提供一种静电保护电路，所述静电保护电路包括：第一pnp型三极管、第一npn型三极管、控制电路，第一pnp型三极管的发射极连接第一信号端，基极连接第一节点，集电极连接第二节点，其中，所述第一信号端连接所述第一节点；第一npn型三极管的发射极连接第二信号端，基极连接所述第二节点，集电极连接所述第一节点；控制电路连接所述第一信号端、第二信号端、第一节点，用于根据所述第一信号端和第二信号端的信号将所述第一信号端和第二信号端中的低电平信号端连接到所述第一节点。
6.本公开一种示例性实施例中，所述静电保护电路还包括：第二pnp型三极管、第二npn型三极管，第二pnp型三极管的发射极连接第二信号端，基极连接第三节点，集电极连接第四节点；第二npn型三极管的发射极连接所述第一信号端，基极连接所述第四节点，集电极连接所述第三节点；所述控制电路还连接所述第三节点，用于根据所述第一信号端和第二信号端的信号将所述第一信号端和第二信号端中的低电平信号端连接到所述第三节点。
7.本公开一种示例性实施例中，所述控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管，第一晶体管的第一极连接所述第一节点，第二极连接所述第二信号端，栅极连接第五节点；第二晶体管的第一极连接所述第二信号端，第二极连接所述第五节点，栅极连接所述第一信号端；第三晶体管的第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；第四晶体管的第一极连接所述第三节点，第二极连接所述第一信号端，栅极连接所述第五节点；其中，所述第一晶体管、第四晶体管同为gg-nmos，所述第二晶体管、第三晶体管同为n型晶体管。
8.本公开一种示例性实施例中，所述控制电路包括：第五晶体管、第六晶体管，第五晶体管的第一极连接所述第二信号端，第二极连接第五节点，栅极连接所述第一信号端；第六晶体管的第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；其中，所述第五节点连接所述第一节点，且所述第五晶体管和所述第六晶体管为n型晶体管。
9.本公开一种示例性实施例中，所述静电保护电路还包括：至少一个第一二极管，至
少一个所述第一二极管串联于所述第一节点和第五节点之间，且所述第一节点连接所述第一二极管的阳极，所述第五节点连接所述第一二极管的阴极。
10.本公开一种示例性实施例中，所述静电保护电路还包括：第二pnp型三极管、第二npn型三极管、第二二极管、第三二极管，第二pnp型三极管的发射极连接第二信号端，基极连接第三节点，集电极连接第四节点；第二npn型三极管的发射极连接所述第一信号端，基极连接所述第四节点，集电极连接所述第三节点；其中，所述第三节点连接所述第一节点；所述第二二极管的阳极连接所述第一信号端，阴极连接所述第一节点；所述第三二极管的阳极连接所述第二信号端，阴极连接所述第三节点。
11.本公开一种示例性实施例中，所述静电保护电路还包括：第四二极管、第二pnp型三极管、第二npn型三极管、第五二极管，第四二极管的阳极连接所述第二信号端，阴极连接所述第一信号端；第二pnp型三极管的发射极连接所述第一信号端，基极连接第三节点，集电极连接第四节点；第二npn型三极管的发射极连接第三信号端，基极连接所述第四节点，集电极连接所述第三节点；第五二极管的阳极连接所述第三信号端，阴极连接所述第一信号端；所述控制电路还连接所述第三节点，用于根据所述第一信号端和第三信号端的信号将所述第一信号端和第三信号端中的低电平信号端连接到所述第三节点。
12.本公开一种示例性实施例中，所述控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第七晶体管、第八晶体管，第一晶体管的第一极连接所述第一节点，第二极连接所述第二信号端，栅极连接第五节点；第二晶体管的第一极连接所述第二信号端，第二极连接所述第五节点，栅极连接所述第一信号端；第三晶体管的第一极连接所述第一信号端，第二极连接所述第五节点，栅极连接所述第二信号端；第四晶体管的第一极连接所述第三节点，第二极连接所述第三信号端，栅极连接第六节点；第七晶体管的第一极连接所述第三信号端，第二极连接所述第六节点，栅极连接所述第一信号端；第八晶体管的第一极连接所述第一信号端，第二极连接所述第六节点，栅极连接所述第三信号端；其中，所述第一晶体管、第四晶体管同为gg-nmos，所述第二晶体管、第三晶体管、第七晶体管、第八晶体管同为n型晶体管。
13.根据本公开的一个方面，提供一种静电保护结构，所述静电保护结构包括上述的静电保护电路，所述静电保护结构包括：半导体衬底、第一p型阱、第一n型阱、第一p型掺杂部、第一n型掺杂部、第二n型掺杂部、第三n型掺杂部、第一栅极绝缘层、第一栅极层、选通电路，第一p型阱位于所述半导体衬底内；第一n型阱位于所述半导体衬底内；第一p型掺杂部位于所述第一n型阱内，且电连接所述静电保护结构的第一信号端；第一n型掺杂部位于所述第一n型阱内，与所述第一p型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第二n型掺杂部位于所述第一p型阱内，且电连接所述静电保护结构的第二信号端；第三n型掺杂部的部分位于所述第一p型阱内，部分位于所述第一n型阱内；第一栅极绝缘层位于所述第一p型阱背离所述半导体衬底的一侧，且所述第一栅极绝缘层在所述半导体衬底上的正投影至少部分位于所述第三n型掺杂部在所述半导体衬底上的正投影和所述第二n型掺杂部在所述半导体衬底上的正投影之间；第一栅极层位于所述第一栅极绝缘层背离所述半导体衬底的一侧；选通电路连接所述静电保护结构的第一信号端、第二信号端、第一栅极层，用于根据所述第一信号端和第二信号端的信号将所述第一栅极层连接到所述第一信号端和第二信号端中的低电平信号端。
14.本公开一种示例性实施例中，所述静电保护结构还包括：第二n型阱、第二p型掺杂部、第四n型掺杂部、第五n型掺杂部、第六n型掺杂部、第二栅极绝缘层、第二栅极层，第二n型阱位于所述第一p型阱远离所述第一n型阱的一侧；第二p型掺杂部位于所述第二n型阱内，且电连接所述静电保护结构的第二信号端；第四n型掺杂部位于所述第二n型阱内，与所述第二p型掺杂部间隔设置，且电连接所述静电保护结构的第二信号端；第五n型掺杂部位于所述第一p型阱内，与所述第二n型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第六n型掺杂部的部分位于所述第一p型阱内，部分位于所述第二n型阱内；第二栅极绝缘层位于所述第一p型阱背离所述半导体衬底的一侧，且所述第二栅极绝缘层在所述半导体衬底上的正投影至少部分位于所述第五n型掺杂部在所述半导体衬底上的正投影和所述第六n型掺杂部在所述半导体衬底上的正投影之间；第二栅极层位于所述第二栅极绝缘层背离所述半导体衬底的一侧；所述选通电路还连接所述第二栅极层，用于根据所述第一信号端和第二信号端的信号将所述第二栅极层连接到所述第一信号端和第二信号端中的低电平信号端。
15.本公开一种示例性实施例中，选通电路包括：第二晶体管、第三晶体管，第二晶体管的第一极连接所述第二信号端，第二极连接所述第一栅极层和所述第二栅极层，栅极连接所述第一信号端；第三晶体管的第一极连接所述第一信号端，第二极连接所述第一栅极层和所述第二栅极层，栅极连接所述第二信号端。
16.根据本公开的一个方面，提供一种静电保护结构，所述静电保护结构包括上述的静电保护电路，所述静电保护结构包括：半导体衬底、第一p型阱、第一n型阱、第二掺杂阱、第一p型掺杂部、第一n型掺杂部、第二n型掺杂部、第二p型掺杂部、第三n型掺杂部、选通电路，第一p型阱位于所述半导体衬底内；第一n型阱位于所述半导体衬底内；第二掺杂阱位于所述半导体衬底内；第一p型掺杂部位于所述第一n型阱内，且电连接所述静电保护结构的第一信号端；第一n型掺杂部位于所述第一n型阱内，且与所述第一p型掺杂部间隔设置；第二n型掺杂部位于所述第一p型阱内，且电连接所述静电保护结构的第二信号端；第二p型掺杂部位于所述第二掺杂阱内，且电连接所述第一n型掺杂部；第三n型掺杂部位于所述第二掺杂阱内，且与所述第二p型掺杂部间隔设置；选通电路连接所述静电保护结构的第一信号端、第二信号端、第三n型掺杂部，用于根据所述第一信号端和第二信号端的信号将所述第三n型掺杂部连接到所述第一信号端和第二信号端中的低电平信号端。
17.本公开一种示例性实施例中，所述静电保护结构包括多个所述第二掺杂阱、多个所述第二p型掺杂部、多个所述第三n型掺杂部；多个所述第二掺杂阱间隔设置，多个所述第二p型掺杂部与多个所述第二掺杂阱一一对应设置，所述第二p型掺杂部位于与其对应的所述第二掺杂阱内；多个所述第三n型掺杂部与多个所述第二掺杂阱一一对应设置，所述第三n型掺杂部位于与其对应的所述第二掺杂阱内；所述第一n型掺杂部电连接多个所述第二p型掺杂部中的任一个所述第二p型掺杂部；多个所述第二掺杂阱通过位于其内的所述第二p型掺杂部、第三n型掺杂部依次串联，在相邻连接的两所述第二掺杂阱中，位于不同所述第二掺杂阱中的第二p型掺杂部和第三n型掺杂部电连接；多个所述第二掺杂阱包括尾部第二掺杂阱，所述尾部第二掺杂阱通过其余所述第二掺杂阱连接所述第一n型掺杂部，所述选通电路连接尾部第二掺杂阱中的第三n型掺杂部。
18.本公开一种示例性实施例中，所述静电保护结构还包括：第三p型阱、第二n型阱、
第三p型掺杂部、第四n型掺杂部、第五n型掺杂部、第四p型掺杂部、第五p型掺杂部，第三p型阱位于所述半导体衬底内，且位于所述第一p型阱和所述第二掺杂阱之间；第二n型阱位于所述半导体衬底内，且位于所述第三p型阱和所述第二掺杂阱之间；第三p型掺杂部位于所述第二n型阱内，且电连接所述静电保护结构的第二信号端；第四n型掺杂部位于所述第二n型阱内，且与所述第三p型掺杂部间隔设置，所述第四n型掺杂部电连接所述第一n型掺杂部；第五n型掺杂部位于所述第三p型阱内，所述第五n型掺杂部电连接所述静电保护结构的第一信号端；第四p型掺杂部位于所述第三p型阱内，与所述第五n型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第五p型掺杂部位于所述第一p型阱内，与所述第二n型掺杂部间隔设置，且电连接所述静电保护结构的第二信号端。
19.本公开一种示例性实施例中，所述选通电路包括：第五晶体管、第六晶体管，第五晶体管的第一极连接所述第二信号端，第二极连接所述第三n型掺杂部，栅极连接所述第一信号端；第六晶体管的第一极连接所述第一信号端，第二极连接所述所述第三n型掺杂部，栅极连接所述第二信号端；其中，所述第五节点连接所述第一节点，且所述第五晶体管和所述第六晶体管为n型晶体管。
20.根据本公开的一个方面，提供一种静电保护结构，所述静电保护结构包括上述的静电保护电路，所述静电保护结构包括：半导体衬底、第一p型阱、n型深阱、第一n型阱、第一p型掺杂部、第一n型掺杂部、第二n型掺杂部、第三n型掺杂部、第一栅极绝缘层、第一栅极层、第一选通电路。第一p型阱位于所述半导体衬底内；n型深阱位于所述半导体衬底内；第一n型阱位于所述半导体衬底内，部位位于所述n型深阱和所述第一p型阱之间，且部分位于所述n型深阱内；第一p型掺杂部位于所述n型深阱内，且电连接所述静电保护结构的第一信号端；第一n型掺杂部位于所述n型深阱内，与所述第一p型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第二n型掺杂部位于所述第一p型阱内，且电连接所述静电保护结构的第二信号端；第三n型掺杂部的部分位于所述第一p型阱内，部分位于所述第一n型阱内；第一栅极绝缘层位于所述第一p型阱背离所述半导体衬底的一侧，且所述第一栅极绝缘层在所述半导体衬底上的正投影至少部分位于所述第三n型掺杂部在所述半导体衬底上的正投影和所述第二n型掺杂部在所述半导体衬底上的正投影之间；第一栅极层位于所述第一栅极绝缘层背离所述半导体衬底的一侧；第一选通电路连接所述静电保护结构的第一信号端、第二信号端、第一栅极层，用于根据所述第一信号端和第二信号端的信号将所述第一栅极层连接到所述第一信号端和第二信号端中的低电平信号端。
21.本公开一种示例性实施例中，所述静电保护结构还包括：第二p型阱、第二p型掺杂部、第四n型掺杂部、第五n型掺杂部、第二栅极绝缘层、第二栅极层、第二选通电路、第三p型掺杂部、第四p型掺杂部，第二p型阱位于所述n型深阱内；第二p型掺杂部位于所述n型深阱内，与所述第一n型掺杂部、第一p型掺杂部间隔设置，且电连接所述静电保护结构的第一信号端；第四n型掺杂部位于所述第二p型阱内，电连接所述静电保护结构的第三信号端；第五n型掺杂部的部分位于所述第二p型阱内，部分位于所述n型深阱内；第二栅极绝缘层位于所述第二p型阱背离所述半导体衬底的一侧，且所述第二栅极绝缘层在所述半导体衬底上的正投影至少部分位于所述第四n型掺杂部在所述半导体衬底上的正投影和所述第五n型掺杂部在所述半导体衬底上的正投影之间；第二栅极层位于所述第二栅极绝缘层背离所述半导体衬底的一侧；第二选通电路连接所述静电保护结构的第一信号端、第三信号端、第二栅
极层，用于根据所述第一信号端和第三信号端的信号将所述第二栅极层连接到所述第一信号端和第三信号端中的低电平信号端；第三p型掺杂部位于所述第一p型阱内，与所述第二n型掺杂部、第三n型掺杂部间隔设置，且电连接所述静电保护结构的第二信号端；第四p型掺杂部位于所述第二p型阱内，与所述第四n型掺杂部、第五n型掺杂部间隔设置，且电连接所述静电保护结构的第三信号端。
22.本公开一种示例性实施例中，所述第一选通电路包括：第二晶体管、第三晶体管，第二晶体管的第一极连接所述第二信号端，第二极连接所述第一栅极层，栅极连接所述第一信号端；第三晶体管的第一极连接所述第一信号端，第二极连接所述第一栅极层，栅极连接所述第二信号端。所述第二选通电路包括：第七晶体管、第八晶体管，第七晶体管的第一极连接所述第三信号端，第二极连接所述第二栅极层，栅极连接所述第一信号端；第八晶体管的第一极连接所述第一信号端，第二极连接所述第二栅极层，栅极连接所述第三信号端；其中，所述第二晶体管、第三晶体管、第七晶体管、第八晶体管同为n型晶体管。
23.根据本公开的一个方面，提供一种芯片，该芯片包括上述的静电保护电路。
24.根据本公开的一个方面，提供一种芯片，该芯片包括上述的静电保护结构。
25.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
26.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本公开静电保护电路一种示例性实施例的结构示意图；
28.图2为本公开静电保护电路另一种示例性实施例的结构示意图；
29.图3为本公开静电保护电路另一种示例性实施例的结构示意图；
30.图4为本公开静电保护电路另一种示例性实施例的结构示意图；
31.图5为本公开静电保护电路另一种示例性实施例的结构示意图；
32.图6为本公开静电保护结构一种示例性实施例的俯视图；
33.图7为图6所示静电保护结构沿虚线aa的剖视图；
34.图8为本公开静电保护结构另一种示例性实施例的俯视图；
35.图9为图8所示静电保护结构沿虚线aa的剖视图；
36.图10为本公开静电保护结构另一种示例性实施例的结构示意图；
37.图11为本公开静电保护结构另一种示例性实施例的俯视图；
38.图12为图11所示静电保护结构沿虚线aa的剖视图；
39.图13为本公开静电保护结构另一种示例性实施例的俯视图；
40.图14为图13所示静电保护结构沿虚线aa的剖视图；
41.图15为本公芯片一种示例性实施例中的结构示意图；
42.图16为本公芯片另一种示例性实施例中的结构示意图。
具体实施方式
43.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
44.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体位于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
45.用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
46.本示例性实施例首先提供一种静电保护电路，如图1所示，为本公开静电保护电路一种示例性实施例的结构示意图。所述静电保护电路包括：第一pnp型三极管qn1、第一npn型三极管qp1、控制电路1，第一pnp型三极管qn1的发射极连接第一信号端v1，基极连接第一节点n1，集电极连接第二节点n2，其中，所述第一信号端v1连接所述第一节点n1；第一npn型三极管qp1的发射极连接第二信号端v2，基极连接所述第二节点n2，集电极连接所述第一节点n1；控制电路1连接所述第一信号端v1、第二信号端v2、第一节点n1，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一信号端v1和第二信号端v2中的低电平信号端连接到所述第一节点n1。
47.如图1所示，所述控制电路1可以包括：第一晶体管t1、第二晶体管t2、第三晶体管t3。第一晶体管t1的第一极连接所述第一节点n1，第二极连接所述第二信号端v2，栅极连接第五节点n5；第二晶体管t2的第一极连接所述第二信号端v2，第二极连接所述第五节点n5，栅极连接所述第一信号端v1；第三晶体管t3的第一极连接所述第一信号端v1，第二极连接所述第五节点n5，栅极连接所述第二信号端v2；其中，所述第一晶体管t1为gg-nmos(gate grounded nmos，栅极接地n型晶体管)，所述第二晶体管t2、第三晶体管t3同为n型晶体管。其中，作为gg-nmos的第一晶体管t1中寄生有一npn三极管，第一晶体管t1的第一极形成该寄生npn三极管的集电极，沟道区形成该寄生npn三极管的基极，第二极形成该寄生npn三极管的发射极。第二晶体管t2、第三晶体管t3将第一信号端v1和第二信号端v2中的低电位信号端连接到第一晶体管t1的栅极，以实现第一晶体管t1栅极接地。
48.本示例性实施例中，当第一信号端v1上发生静电时，第一信号端v1变为高电平，第二信号端v2维持低电平，第二信号端v2向第一晶体管t1的栅极输入低电平信号，第一晶体管t1中寄生的npn三极管首先导通，从而控制电路1将第二信号端v2连接到第一节点n1。从而第一信号端v1-第一节点n1-第二信号端v2可以形成该静电保护电路的辅助触发电流路径。该辅助触发电流路径可以使得第一pnp型三极管qn1、第一npn型三极管qp1各自的发射极和基极形成电位差，从而触发第一pnp型三极管qn1、第一npn型三极管qp1导通，导通的第一pnp型三极管qn1和第一npn型三极管qp1形成正反馈电路，从而该静电保护电路可以将第
一信号端v1上的静电快速的释放到第二信号端v2。由于该静电保护电路可以通过辅助触发电流路径辅助触发第一pnp型三极管qn1和第一npn型三极管qp1导通，因而该静电保护电路具有较小的触发电压和较快的启动速度。此外，由于该静电保护电路仅当第一信号端v1为高电平，第二信号端v2为低电平时才形成辅助触发电流路径，该静电保护电路可以降低其误触发的风险，从而该静电保护电路具有较高的稳定性。
49.应该理解的是，在其他示例性实施例中，所述控制电路1还可以为其他结构，如图2所示，为本公开静电保护电路另一种示例性实施例的结构示意图。所述控制电路1可以包括：第五晶体管t5、第六晶体管t6，第五晶体管t5的第一极连接所述第二信号端v2，第二极连接第五节点n5，栅极连接所述第一信号端v1；第六晶体管t6的第一极连接所述第一信号端v1，第二极连接所述第五节点n5，栅极连接所述第二信号端v2；其中，所述第五节点n5连接所述第一节点n1，且所述第五晶体管t5和所述第六晶体管t6为n型晶体管。
50.本示例性实施例中，如图3所示，为本公开静电保护电路另一种示例性实施例的结构示意图。基于图1所示静电保护电路，图3所示静电保护电路还可以包括：第二pnp型三极管qn2、第二npn型三极管qp2，第二pnp型三极管qn2的发射极连接第二信号端v2，基极连接第三节点n3，集电极连接第四节点n4；第二npn型三极管qp2的发射极连接所述第一信号端v1，基极连接所述第四节点n4，集电极连接所述第三节点n3；所述控制电路1还连接所述第三节点n3，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一信号端v1和第二信号端v2中的低电平信号端连接到所述第三节点n3。
51.本示例性实施例中，如图3所示，所述控制电路1可以包括：第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4，第一晶体管t1的第一极连接所述第一节点n1，第二极连接所述第二信号端v2，栅极连接第五节点n5；第二晶体管t2的第一极连接所述第二信号端v2，第二极连接所述第五节点n5，栅极连接所述第一信号端v1；第三晶体管t3的第一极连接所述第一信号端v1，第二极连接所述第五节点n5，栅极连接所述第二信号端v2；第四晶体管t4的第一极连接所述第三节点n3，第二极连接所述第一信号端v1，栅极连接所述第五节点n5；其中，所述第一晶体管t1、第四晶体管t4同为gg-nmos，所述第二晶体管t2、第三晶体管t3同为n型晶体管。其中，作为gg-nmos的第一晶体管t1中寄生有一npn三极管，第一晶体管t1的第一极形成该寄生npn三极管的集电极，沟道区形成该寄生npn三极管的基极，第二极形成该寄生npn三极管的发射极。作为gg-nmos的第四晶体管t4中寄生有另一npn三极管，第四晶体管t4的第一极形成该寄生npn三极管的集电极，沟道区形成该寄生npn三极管的基极，第二极形成该寄生npn三极管的发射极。第二晶体管t2、第三晶体管t3将第一信号端v1和第二信号端v2中的低电位信号端连接到第五节点n5，以实现第一晶体管t1、第四晶体管t4栅极接地。
52.本示例性实施例中，当第二信号端v2上发生静电时，第二信号端v2变为高电平，第一信号端v1维持低电平，第一信号端v1向第四晶体管t4的栅极输入低电平信号，第四晶体管t4中寄生的npn三极管首先导通，从而控制电路1将第一信号端v1连接到第三节点n3。从而第二信号端v2-第三节点n3-第一信号端v1可以形成该静电保护电路的辅助触发电流路径。该辅助触发电流路径可以使得第二pnp型三极管qn2、第二npn型三极管qp2各自的发射极和基极形成电位差，从而触发第二pnp型三极管qn2、第二npn型三极管qp2导通，导通的第二pnp型三极管qn2、第二npn型三极管qp2形成正反馈电路，从而该静电保护电路可以将第
二信号端v2上的静电快速的释放到第一信号端v1。该静电保护电路可以实现第一信号端v1和第二信号端v2的双向静电释放。
53.如图1、2、3所示，该静电保护电路还可以包括第一电阻r1，第一电阻r1连接于第一信号端v1和第一节点n1之间。如图3所示，该静电保护电路还可以包括第二电阻r2，第二电阻r2可以连接于第二信号端v2和第三节点n3之间。其中，第一电阻r1可以在辅助触发电流路径导通时，增加第一信号端v1和第一节点n1之间的压差，从而增加第一pnp三极管qn1导通的速度。第二电阻r2可以在辅助触发电流路径导通时，增加第二信号端v2和第三节点n3之间的压差，从而增加第二pnp三极管qn2导通的速度。
54.应该理解的是，在其他示例性实施例中，第一电阻r1、第二电阻r2也可以替换为其他带有电阻的元件，例如，第一电阻r1、第二电阻r2可以替换为二极管。此外，在其他示例性实施例中，第二节点n2还可以连接第二信号端v2，第四节点n4还可以连接第一信号端v1。例如，如图4所示，为本公开静电保护电路另一种示例性实施例的结构示意图。所述静电保护电路可以包括：第一pnp型三极管qn1、第一npn型三极管qp1、第二pnp型三极管qn2、第二npn型三极管qp2、第二二极管d2、第三二极管d3，控制电路1，第一pnp型三极管qn1的发射极连接第一信号端v1，基极连接第一节点n1，集电极连接第二节点n2；第一npn型三极管qp1的发射极连接第二信号端v2，基极连接所述第二节点n2，集电极连接所述第一节点n1；第二pnp型三极管qn2的发射极连接第二信号端v2，基极连接第三节点n3，集电极连接第四节点n4；第二npn型三极管qp2的发射极连接所述第一信号端v1，基极连接所述第四节点n4，集电极连接所述第三节点n3；其中，所述第三节点n3连接所述第一节点n1；所述第二二极管d2的阳极连接所述第一信号端v1，阴极连接所述第一节点n1；所述第三二极管d3的阳极连接所述第二信号端v2，阴极连接所述第三节点n3。控制电路1连接所述第一信号端v1、第二信号端v2、第一节点n1，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一信号端v1和第二信号端v2中的低电平信号端连接到所述第一节点n1。
55.本示例性实施例中，如图4所示，所述控制电路1可以包括：第五晶体管t5、第六晶体管t6，第五晶体管t5的第一极连接所述第二信号端v2，第二极连接第五节点n5，栅极连接所述第一信号端v1；第六晶体管t6的第一极连接所述第一信号端v1，第二极连接所述第五节点n5，栅极连接所述第二信号端v2；其中，所述第五节点n5连接所述第一节点n1，且所述第五晶体管t5和所述第六晶体管t6为n型晶体管。
56.本示例性实施例中，当第一信号端v1上发生静电时，第一信号端v1变为高电平，第二信号端v2维持低电平，控制电路1将第二信号端v2连接到第一节点n1。从而第一信号端v1-第一节点n1-第二信号端v2可以形成该静电保护电路的辅助触发电流路径。该辅助触发电流路径可以使得第一pnp型三极管qn1、第一npn型三极管qp1各自的发射极和基极形成电位差，从而触发第一pnp型三极管qn1、第一npn型三极管qp1导通，导通的第一pnp型三极管qn1和第一npn型三极管qp1形成正反馈电路，从而该静电保护电路可以将第一信号端v1上的静电快速的释放到第二信号端v2。当第二信号端v2上发生静电时，第二信号端v2变为高电平，第一信号端v1维持低电平，控制电路1将第一信号端v1连接到第三节点n3。从而第二信号端v2-第三节点n3-第一信号端v1可以形成该静电保护电路的辅助触发电流路径。该辅助触发电流路径可以使得第二pnp型三极管qn2、第二npn型三极管qp2各自的发射极和基极形成电位差，从而触发第二pnp型三极管qn2、第二npn型三极管qp2导通，导通的第二pnp型
三极管qn2、第二npn型三极管qp2形成正反馈电路，从而该静电保护电路可以将第二信号端v2上的静电快速的释放到第一信号端v1。该静电保护电路可以实现第一信号端v1和第二信号端v2的双向静电释放。
57.本示例性实施例中，如图4所示，所述静电保护电路还可以包括：至少一个第一二极管d1，至少一个所述第一二极管d1串联于所述第一节点n1和第五节点n5之间，且所述第一节点n1连接所述第一二极管d1的阳极，所述第五节点n5连接所述第一二极管d1的阴极。其中，当第一信号端v1发生静电时，串联的多个第一二极管d1可以在辅助触发电流路径导通时，增加第二信号端v2和第一节点n1之间的压差，从而增加第一npn三极管qp1的导通速度。当第二信号端v2发生静电时，串联的多个第一二极管d1可以在辅助触发电流路径导通时，增加第一信号端v1和第三节点n3之间的压差，从而增加第二npn三极管qp2的导通速度。
58.如图4所示，静电保护电路还可以包括第三电阻r3、第四电阻r4，其中，第三电阻r3可以连接于第二信号端v2和第二节点n2之间，第四电阻r4可以连接于第一信号端v1和第四节点n4之间。
59.本示例性实施例中，如图5所示，为本公开静电保护电路另一种示例性实施例的结构示意图。所述静电保护电路可以包括：第一pnp型三极管qn1、第一npn型三极管qp1、第二pnp型三极管qn2、第二npn型三极管qp2、第四二极管d4、第五二极管d5、控制电路1。第一pnp型三极管qn1的发射极连接第一信号端v1，基极连接第一节点n1，集电极连接第二节点n2；第一npn型三极管qp1的发射极连接第二信号端v2，基极连接所述第二节点n2，集电极连接所述第一节点n1。第四二极管d4的阳极连接所述第二信号端v2，阴极连接所述第一信号端v1。第二pnp型三极管qn2的发射极连接所述第一信号端v1，基极连接第三节点n3，集电极连接第四节点n4；第二npn型三极管qp2的发射极连接第三信号端v3，基极连接所述第四节点n4，集电极连接所述第三节点n3。第五二极管d5的阳极连接所述第三信号端v3，阴极连接所述第一信号端v1。控制电路1连接所述第一信号端v1、第二信号端v2、第三信号端v3、第一节点n1、第三节点n3，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一信号端v1和第二信号端v2中的低电平信号端连接到所述第一节点n1，以及用于根据所述第一信号端v1和第三信号端v3的信号将所述第一信号端v1和第三信号端v3中的低电平信号端连接到所述第三节点n3。
60.本示例性实施例中，第一pnp型三极管qn1、第一npn型三极管qp1可以形成第一信号端v1向第二信号端v2的静电释放路径，第四二极管d4可以形成第二信号端v2向第一信号端v1的静电释放路径。第二pnp型三极管qn2、第二npn型三极管qp2可以形成第一信号端v1向第三信号端v3的静电释放路径，第五二极管d5可以形成第三信号端v3向第一信号端v1的静电释放路径。
61.本示例性实施例中，如图5所示，该静电释放电路还可以包括：第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4。第一电阻r1可以连接于第一信号端v1和第一节点n1之间，第二电阻r2可以连接于第一信号端v1和第三节点n3之间，第三电阻r3可以连接于第二信号端v2和第二节点n2之间，第四电阻r4可以连接于第三信号端v3和第四节点n4之间。
62.本示例性实施例中，如图5所示，所述控制电路1可以包括：第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第七晶体管t7、第八晶体管t8。第一晶体管t1的第一极连接所述第一节点n1，第二极连接所述第二信号端v2，栅极连接第五节点n5；第二晶体管
t2的第一极连接所述第二信号端v2，第二极连接所述第五节点n5，栅极连接所述第一信号端v1；第三晶体管t3的第一极连接所述第一信号端v1，第二极连接所述第五节点n5，栅极连接所述第二信号端v2；第四晶体管t4的第一极连接所述第三节点n3，第二极连接所述第三信号端v3，栅极连接第六节点n6；第七晶体管t7的第一极连接所述第三信号端v3，第二极连接所述第六节点n6，栅极连接所述第一信号端v1；第八晶体管t8的第一极连接所述第一信号端v1，第二极连接所述第六节点，栅极连接所述第三信号端v3；其中，所述第一晶体管t1、第四晶体管t4可以同为gg-nmos，所述第二晶体管t2、第三晶体管t3、第七晶体管t7、第八晶体管t8可以同为n型晶体管。作为gg-nmos的第一晶体管t1中寄生有一npn三极管，第一晶体管t1的第一极形成该寄生npn三极管的集电极，沟道区形成该寄生npn三极管的基极，第二极形成该寄生npn三极管的发射极。作为gg-nmos的第四晶体管t4中寄生有另一npn三极管，第四晶体管t4的第一极形成该寄生npn三极管的集电极，沟道区形成该寄生npn三极管的基极，第二极形成该寄生npn三极管的发射极。
63.本示例性实施例还提供一种静电保护结构，如图6、7所示，图6为本公开静电保护结构一种示例性实施例的俯视图，图7为图6所示静电保护结构沿虚线aa的剖视图。所述静电保护结构可以包括：半导体衬底sub、第一p型阱pw1、第一n型阱nw1、第一p型掺杂部p1、第一n型掺杂部n1、第二n型掺杂部n2、第三n型掺杂部n3、第一栅极绝缘层3、第一栅极层4、选通电路cr，第一p型阱pw1位于所述半导体衬底sub内；第一n型阱nw1位于所述半导体衬底sub内；第一p型掺杂部p1位于所述第一n型阱nw1内，且电连接所述静电保护结构的第一信号端v1；第一n型掺杂部n1位于所述第一n型阱nw1内，且与所述第一p型掺杂部p1间隔设置，第一n型掺杂部n1电连接所述静电保护结构的第一信号端v1；第二n型掺杂部n2位于所述第一p型阱pw1内，且电连接所述静电保护结构的第二信号端v2；第三n型掺杂部n3的部分位于所述第一p型阱pw1内，部分位于所述第一n型阱nw1内；第一栅极绝缘层3位于所述第一p型阱pw1背离所述半导体衬底sub的一侧，且所述第一栅极绝缘层3在所述半导体衬底sub上的正投影至少部分位于所述第三n型掺杂部n3在所述半导体衬底sub上的正投影和所述第二n型掺杂部n2在所述半导体衬底sub上的正投影之间；第一栅极层4位于所述第一栅极绝缘层3背离所述半导体衬底sub的一侧；选通电路cr连接所述静电保护结构的第一信号端v1、第二信号端v2、第一栅极层4，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一栅极层4连接到所述第一信号端v1和第二信号端v2中的低电平信号端。其中，第一栅极层可以包括一层或多层导电层，例如，第一栅极层可以包括铜层、钼层等。半导体衬底sub既可以为p型半导体也可以为n型半导体。
64.该静电保护结构可以形成图1所示的静电保护电路。其中，第一p型掺杂部p1可以用于形成第一pnp型三极管qn1的发射极，第一n型阱nw1可以用于形成第一pnp型三极管qn1的基极，第一p型阱pw1可以用于形成第一pnp型三极管qn1的集电极。第二n型掺杂部n2可以用于形成第一npn型三极管qp1的发射极，第一p型阱pw1可以用于形成第一npn型三极管qp1的基极，第一n型阱nw1可以用于形成第一npn型三极管qp1的集电极。位于第一栅极层4下方的第一p型阱pw1的部分结构71可以用于形成第一晶体管t1的沟道区，第一栅极层4可以用于形成第一晶体管t1的栅极，第三n型掺杂部n3用于形成第一晶体管的第一极，第二n型掺杂部n2可以用于形成第一晶体管的第二极。同时，第三n型掺杂部n3可以形成第一晶体管t1中寄生npn三极管的集电极，第一p型阱pw1的部分结构71可以形成第一晶体管t1中寄生npn
三极管的基极，第二n型掺杂部n2可以形成第一晶体管t1中寄生npn三极管的发射极。其中，当第一晶体管t1的栅极电压为低电平时，第一p型阱pw1的部分结构71中聚集较多的空穴，从而第一晶体管t1中的寄生npn三极管可以在较低的触发电压作用下导通。需要说明的是，第一p型阱pw1的部分结构71的掺杂浓度可以大于第一p型阱pw1的掺杂浓度，该设置可以降低第一晶体管t1中的寄生npn三极管的阻抗。第一n型阱nw1自身还可以具有第一电阻r1。
65.本示例性实施例中，所述选通电路cr可以包括：如图1所示的第二晶体管t2、第三晶体管t3。第二晶体管t2的第一极连接所述第二信号端v2，第二极连接所述第一栅极层4，栅极连接所述第一信号端v1；第三晶体管t3的第一极连接所述第一信号端v1，第二极连接第一栅极层4，栅极连接所述第二信号端v2；其中，所述第二晶体管t2、第三晶体管t3同为n型晶体管。
66.如图8、9所示，图8为本公开静电保护结构另一种示例性实施例的俯视图，图9为图8所示静电保护结构沿虚线aa的剖视图。在图6、7所示静电保护结构基础上，所述静电保护结构还可以包括：第二n型阱nw2、第二p型掺杂部p2、第四n型掺杂部n4、第五n型掺杂部n5、第六n型掺杂部n6、第二栅极绝缘层5、第二栅极层6。第二n型阱nw2位于所述第一p型阱pw1远离所述第一n型阱nw1的一侧；第二p型掺杂部p2位于所述第二n型阱nw2内，且电连接所述静电保护结构的第二信号端v2；第四n型掺杂部n4位于所述第二n型阱nw2内，与所述第二p型掺杂部p2间隔设置，且电连接所述静电保护结构的第二信号端v2；第五n型掺杂部n5位于所述第一p型阱pw1内，与所述第二n型掺杂部n2间隔设置，且电连接所述静电保护结构的第一信号端v1；第六n型掺杂部n6的部分位于所述第一p型阱pw1内，部分位于所述第二n型阱nw2内；第二栅极绝缘层5位于所述第一p型阱pw1背离所述半导体衬底sub的一侧，且所述第二栅极绝缘层5在所述半导体衬底sub上的正投影至少部分位于所述第五n型掺杂部n5在所述半导体衬底sub上的正投影和所述第六n型掺杂部n6在所述半导体衬底sub上的正投影之间；第二栅极层6位于所述第二栅极绝缘层5背离所述半导体衬底sub的一侧；选通电路cr还可以连接第二栅极层6，用于根据所述第一信号端v1和第二信号端v2的信号将所述第二栅极层6连接到所述第一信号端v1和第二信号端v2中的低电平信号端。
67.图8所示静电保护结构可以形成图3所示的静电保护电路。其中，第二p型掺杂部p2可以用于形成第二pnp型三极管qn2的发射极，第二n型阱nw2可以用于形成第二pnp型三极管qn2的基极，第一p型阱pw1可以用于形成第二pnp型三极管qn2的集电极。第五n型掺杂部n5可以用于形成第二npn型三极管qp2的发射极，第一p型阱pw1可以用于形成第二npn型三极管qp2的基极，第二n型阱nw2可以用于形成第二npn型三极管qp2的集电极。位于第二栅极层6下方的第一p型阱pw1的部分结构72可以用于形成第四晶体管t4的沟道区，第二栅极层6可以用于形成第四晶体管t4的栅极，第六n型掺杂部n6可以用于形成第四晶体管t4的第一极，第五n型掺杂部n5可以用于形成第四晶体管的第二极。同时，第六n型掺杂部n6可以形成第四晶体管t4中寄生npn三极管的集电极，第一p型阱pw1的部分结构72可以形成第四晶体管t4中寄生npn三极管的基极，第五n型掺杂部n5可以形成第四晶体管t4中寄生npn三极管的发射极。其中，当第四晶体管t4的栅极电压为低电平时，第一p型阱pw1的部分结构72中聚集较多的空穴，从而第四晶体管t4中的寄生npn三极管可以在较低的触发电压作用下导通。需要说明的是，第一p型阱pw1的部分结构72的掺杂浓度可以大于第一p型阱pw1的掺杂浓度，该设置可以降低第四晶体管t4中的寄生npn三极管的阻抗。第二n型阱nw2自身还可以具
有第二电阻r2。
68.如图10所示，为本公开静电保护结构另一种示例性实施例的结构示意图，图10所示静电保护结构与图9所示静电保护结构相比，图10所示静电保护结构可以设置两个选通电路cr，两个选通电路cr分别向第一栅极层4和第二栅极层6提供驱动信号。
69.如图11、12所示，图11为本公开静电保护结构另一种示例性实施例的俯视图，图12为图11所示静电保护结构沿虚线aa的剖视图。所述静电保护结构可以包括：半导体衬底sub、第一p型阱pw1、第一n型阱nw1、第二掺杂阱xw、第一p型掺杂部p1、第一n型掺杂部n1、第二n型掺杂部n2、第二p型掺杂部p2、第三n型掺杂部n3、选通电路cr，第一p型阱pw1位于所述半导体衬底sub内；第一n型阱nw1位于所述半导体衬底sub内；第二掺杂阱xw位于所述半导体衬底sub内；第一p型掺杂部p1位于所述第一n型阱nw1内，且电连接所述静电保护结构的第一信号端v1；第一n型掺杂部n1位于所述第一n型阱nw1内，且与所述第一p型掺杂部p1间隔设置；第二n型掺杂部n2位于所述第一p型阱pw1内，且电连接所述静电保护结构的第二信号端v2；第二p型掺杂部p2位于所述第二掺杂阱xw内，且电连接所述第一n型掺杂部n1；第三n型掺杂部n3位于所述第二掺杂阱xw内，且与所述第二p型掺杂部p2间隔设置；选通电路cr连接所述静电保护结构的第一信号端v1、第二信号端v2、第三n型掺杂部n3，用于根据所述第一信号端v1和第二信号端v2的信号将所述第三n型掺杂部n3连接到所述第一信号端v1和第二信号端v2中的低电平信号端。半导体衬底sub既可以为p型半导体也可以为n型半导体。
70.本示例性实施例中，如图11、12所示，所述静电保护结构可以包括多个所述第二掺杂阱xw、多个所述第二p型掺杂部p2、多个所述第三n型掺杂部n3；多个所述第二掺杂阱xw间隔设置，多个所述第二p型掺杂部p2与多个所述第二掺杂阱xw一一对应设置，所述第二p型掺杂部p2位于与其对应的所述第二掺杂阱xw内；多个所述第三n型掺杂部n3与多个所述第二掺杂阱xw一一对应设置，所述第三n型掺杂部n3位于与其对应的所述第二掺杂阱xw内；所述第一n型掺杂部n1电连接多个所述第二p型掺杂部p2中的任一个所述第二p型掺杂部p2；多个所述第二掺杂阱xw通过位于其内的所述第二p型掺杂部p2、第三n型掺杂部n3依次串联，在相邻连接的两所述第二掺杂阱xw中，位于不同所述第二掺杂阱xw中的第二p型掺杂部p2和第三n型掺杂部n3电连接；多个所述第二掺杂阱xw包括尾部第二掺杂阱xw，所述尾部第二掺杂阱xw通过其余所述第二掺杂阱xw连接所述第一n型掺杂部n1，所述选通电路连接尾部第二掺杂阱xw中的第三n型掺杂部n3。
71.本示例性实施例中，如图11、12所示，所述静电保护结构还可以包括：第三p型阱pw3、第二n型阱nw2、第三p型掺杂部p3、第四n型掺杂部n4、第五n型掺杂部n5、第四p型掺杂部p4、第五p型掺杂部p5，第三p型阱pw3位于所述半导体衬底sub内，且位于所述第一p型阱pw1和所述第二掺杂阱xw之间；第二n型阱nw2位于所述半导体衬底sub内，且位于所述第三p型阱pw3和所述第二掺杂阱xw之间；第三p型掺杂部p3位于所述第二n型阱nw2内，且电连接所述静电保护结构的第二信号端v2；第四n型掺杂部n4位于所述第二n型阱nw2内，且与所述第三p型掺杂部p3间隔设置，所述第四n型掺杂部n4电连接所述第一n型掺杂部n1；第五n型掺杂部n5位于所述第三p型阱pw3内，所述第五n型掺杂部n5电连接所述静电保护结构的第一信号端v1；第四p型掺杂部p4位于所述第三p型阱pw3内，与所述第五n型掺杂部n5间隔设置，且电连接所述静电保护结构的第一信号端v1；第五p型掺杂部p5位于所述第一p型阱pw1内，与所述第二n型掺杂部n2间隔设置，且电连接所述静电保护结构的第二信号端v2。
72.图11所示静电保护结构可以形成图4所示的静电保护电路，其中，第一p型掺杂部p1可以用于形成第一pnp型三极管qn1的发射极，第一n型阱nw1可以用于形成第一pnp型三极管qn1的基极，第一p型阱pw1可以用于形成第一pnp型三极管qn1的集电极。第二n型掺杂部n2可以用于形成第一npn型三极管qp1的发射极，第一p型阱pw1可以用于形成第一npn型三极管qp1的基极，第一n型阱nw1可以用于形成第一npn型三极管qp1的集电极。第一p型掺杂部p1可以用于形成第二二极管d2的阳极，第一n型掺杂部n1可以用于形成第二二极管d2的阴极。第三p型掺杂部p3可以用于形成第二pnp型三极管qn2的发射极，第二n型阱nw2可以用于形成第二pnp型三极管qn2的基极，第三p型阱pw3可以用于形成第二pnp型三极管qn2的集电极。第五n型掺杂部n5可以用于形成第二npn型三极管qp2的发射极，第三p型阱pw3可以用于形成第二npn型三极管qp2的基极，第二n型阱nw2可以用于形成第二npn型三极管qp2的集电极。第三p型掺杂部p3可以用于形成第三二极管d3的阳极，第四n型掺杂部n4可以用于形成第三二极管d3的阴极。第一p型阱pw1自身可以具有第三电阻r3，第三p型阱pw3自身可以具有第四电阻r4，第一n型阱nw1自身可以具有第一电阻r1，第二n型阱nw2自身可以具有第二电阻r2。第二p型掺杂部p2可以用于形成第一二极管d1的阳极，第三n型掺杂部n3可以用于形成第一二极管d1的阴极。
73.应该理解的是，第五p型掺杂部p5用于连接图4中的第二信号端v2和第二节点n2，第四p型掺杂部p4用于连接图4中的第一信号端v1和第四节点。在其他示例性实施例中，图4所示静电保护电路中的第二信号端v2和第二节点n2也可以不连接，相应的，图11所示静电保护结构也可以不设置第五p型掺杂部p5。图4所示静电保护电路中的第一信号端v1和第四节点也可以不连接，相应的，图11所示静电保护结构也可以不设置第四p型掺杂部p4。本示例性实施例中，第二掺杂阱xw既可以为p型阱也可以为n型阱。此外，图11所示静电保护结构还可以不设置第三p型阱pw3、第二n型阱nw2、第三p型掺杂部p3、第四n型掺杂部n4、第五n型掺杂部n5、第四p型掺杂部p4，相应的，图11所示静电保护结构的剩余结构可以形成单向的静电释放电路。
74.本示例性实施例中，所述选通电路cr可以包括：如图4所示的第五晶体管、第六晶体管，第五晶体管的第一极连接所述第二信号端，第二极连接第三n型掺杂部，栅极连接所述第一信号端；第六晶体管的第一极连接所述第一信号端，第二极连接所述第三n型掺杂部，栅极连接所述第二信号端；其中，所述第五节点连接所述第一节点，且所述第五晶体管和所述第六晶体管为n型晶体管。
75.本示例性实施例中，如图13、14所示，图13为本公开静电保护结构另一种示例性实施例的俯视图，图14为图13所示静电保护结构沿虚线aa的剖视图。所述静电保护结构可以包括：半导体衬底sub、第一p型阱pw1、n型深阱dnw、第一n型阱nw1、第一p型掺杂部p1、第一n型掺杂部n1、第二n型掺杂部n2、第三n型掺杂部n3、第一栅极绝缘层3、第一栅极层4、第一选通电路cr1。第一p型阱pw1位于所述半导体衬底sub内；n型深阱dnw位于所述半导体衬底sub内；第一n型阱nw1位于所述半导体衬底sub内，第一n型阱nw1的部位位于所述n型深阱dnw和所述第一p型阱pw1之间，第一n型阱nw1的部分位于所述n型深阱dnw内；第一p型掺杂部p1位于所述n型深阱dnw内，且电连接所述静电保护结构的第一信号端v1；第一n型掺杂部n1位于所述n型深阱dnw内，与所述第一p型掺杂部p1间隔设置，且电连接所述静电保护结构的第一信号端v1；第二n型掺杂部n2位于所述第一p型阱pw1内，且电连接所述静电保护结构的第二
信号端v2；第三n型掺杂部n3的部分位于所述第一p型阱pw1内，且部分位于所述第一n型阱nw1内；第一栅极绝缘层3位于所述第一p型阱pw1背离所述半导体衬底sub的一侧，且所述第一栅极绝缘层3在所述半导体衬底sub上的正投影至少部分位于所述第三n型掺杂部n3在所述半导体衬底sub上的正投影和所述第二n型掺杂部n2在所述半导体衬底sub上的正投影之间；第一栅极层4位于所述第一栅极绝缘层3背离所述半导体衬底sub的一侧；第一选通电路cr1连接所述静电保护结构的第一信号端v1、第二信号端v2、第一栅极层4，用于根据所述第一信号端v1和第二信号端v2的信号将所述第一栅极层4连接到所述第一信号端v1和第二信号端v2中的低电平信号端。
76.本示例性实施例中，如图13、14所示，所述静电保护结构还可以包括：第二p型阱pw2、第二p型掺杂部p2、第四n型掺杂部n4、第五n型掺杂部n5、第二栅极绝缘层5、第二栅极层6、第二选通电路cr2、第三p型掺杂部p3、第四p型掺杂部p4。第二p型阱pw2位于所述n型深阱dnw内；第二p型掺杂部p2位于所述n型深阱dnw内，与所述第一n型掺杂部n1、第一p型掺杂部p1间隔设置，且电连接所述静电保护结构的第一信号端v1；第四n型掺杂部n4位于所述第二p型阱pw2内，电连接所述静电保护结构的第三信号端v3；第五n型掺杂部n5的部分位于所述第二p型阱pw2内，且部分位于所述n型深阱dnw内；第二栅极绝缘层5位于所述第二p型阱pw2背离所述半导体衬底sub的一侧，且所述第二栅极绝缘层5在所述半导体衬底sub上的正投影至少部分位于所述第四n型掺杂部n4在所述半导体衬底sub上的正投影和所述第五n型掺杂部n5在所述半导体衬底sub上的正投影之间；第二栅极层6位于所述第二栅极绝缘层5背离所述半导体衬底sub的一侧；第二选通电路cr2连接所述静电保护结构的第一信号端v1、第三信号端v3、第二栅极层6，用于根据所述第一信号端v1和第三信号端v3的信号将所述第二栅极层6连接到所述第一信号端v1和第三信号端v3中的低电平信号端；第三p型掺杂部p3位于所述第一p型阱pw1内，与所述第二n型掺杂部n2、第三n型掺杂部n3间隔设置，且电连接所述静电保护结构的第二信号端v2；第四p型掺杂部p4位于所述第二p型阱pw2内，与所述第四n型掺杂部n4、第五n型掺杂部n5间隔设置，且电连接所述静电保护结构的第三信号端v3。
77.图13所示静电保护结构可以形成图5所示的静电保护电路。其中，第一p型掺杂部p1可以用于形成第一pnp型三极管qn1的发射极，n型深阱dnw以用于形成第一pnp型三极管qn1的基极，第一p型阱pw1可以用于形成第一pnp型三极管qn1的集电极。第二n型掺杂部n2可以用于形成第一npn型三极管qp1的发射极，第一p型阱pw1可以用于形成第一npn型三极管qp1的基极，n型深阱dnw可以用于形成第一npn型三极管qp1的集电极。第二p型掺杂部p2可以用于形成第二pnp型三极管qn2的发射极，n型深阱dnw可以用于形成第二pnp型三极管qn2的基极，第二p型阱pw2可以用于形成第二pnp型三极管qn2的集电极。第四n型掺杂部n4可以用于形成第二npn型三极管qp2的发射极，第二p型阱pw2可以用于形成第二npn型三极管qp2的基极，n型深阱dnw可以用于形成第二npn型三极管qp2的集电极。第三p型掺杂部p3可以用于形成第四二极管d4的阳极，第一n型掺杂部n1可以用于形成第四二极管d4的阴极。第四p型掺杂部p4可以用于形成第五二极管d5的阳极，第一n型掺杂部n1可以用于形成第五二极管d5的阴极。位于第一栅极层4下方的第一p型阱pw1的部分结构71可以用于形成第一晶体管t1的沟道区，第一栅极层4可以用于形成第一晶体管t1的栅极，第三n型掺杂部n3可以形成第一晶体管t1中寄生npn三极管的集电极，第一p型阱pw1的部分结构71可以形成第
一晶体管t1中寄生npn三极管的基极，第二n型掺杂部n2可以形成第一晶体管t1中寄生npn三极管的发射极。其中，当第一晶体管t1的栅极电压为低电平时，第一p型阱pw1的部分结构71中聚集较多的空穴，从而第一晶体管t1中的寄生npn三极管可以在较低的触发电压作用下导通。需要说明的是，第一p型阱pw1的部分结构71的掺杂浓度可以大于第一p型阱pw1的掺杂浓度，该设置可以降低第一晶体管t1中的寄生npn三极管的阻抗。位于第二栅极层6下方的第二p型阱pw2的部分结构72可以用于形成第四晶体管t4的沟道区，第二栅极层6可以用于形成第四晶体管t4的栅极。第五n型掺杂部n5可以形成第四晶体管t4中寄生npn三极管的集电极，第二p型阱pw2的部分结构72可以形成第四晶体管t4中寄生npn三极管的基极，第四n型掺杂部n4可以形成第四晶体管t4中寄生npn三极管的发射极。其中，当第四晶体管t4的栅极电压为低电平时，第二p型阱pw2的部分结构72中聚集较多的空穴，从而第四晶体管t4中的寄生npn三极管可以在较低的触发电压作用下导通。需要说明的是，第二p型阱pw2的部分结构72的掺杂浓度可以大于第二p型阱pw2的掺杂浓度，该设置可以降低第四晶体管t4中的寄生npn三极管的阻抗。此外，第一p型阱pw1自身可以具有第三电阻r3，n型深阱dnw自身可以具有第一电阻r1和第二电阻r2，第二p型阱pw2自身可以具有第四电阻r4。
78.本示例性实施例中，所述第一选通电路cr1可以包括：图5所示的第二晶体管、第三晶体管，第二晶体管的第一极连接所述第二信号端，第二极连接所述第一栅极层，栅极连接所述第一信号端；第三晶体管的第一极连接所述第一信号端，第二极连接所述第一栅极层，栅极连接所述第二信号端。第二选通电路cr2可以包括：图5所示的第七晶体管、第八晶体管，第七晶体管的第一极连接所述第三信号端，第二极连接所述第二栅极层，栅极连接所述第一信号端；第八晶体管的第一极连接所述第一信号端，第二极连接所述第二栅极层，栅极连接所述第三信号端；其中，所述第二晶体管、第三晶体管、第七晶体管、第八晶体管同为n型晶体管。
79.应该理解的是，在其他示例性实施例中，图13所示静电保护结构还可以不设置第二p型阱pw2、第二p型掺杂部p2、第四n型掺杂部n4、第五n型掺杂部n5、第二栅极绝缘层5、第二栅极层6、第二选通电路cr2、第四p型掺杂部p4。相应的，图13所示静电保护结构的剩余结构可以形成连接于第一信号端v1和第二信号端v2之间的的双向静电释放电路。
80.需要说明的是，上述示例性实施例中，n型掺杂部(例如，第一n型掺杂部)的掺杂浓度大于n型掺杂阱(例如第一n型掺杂阱)的掺杂浓度。p型掺杂部(例如，第一p型掺杂部)的掺杂浓度大于p型掺杂阱(例如第一p型掺杂阱)的掺杂浓度。此外，上述示例性实施例中，同一掺杂阱中的掺杂部的相对位置关系可以分别如图6-14所示。应该理解的是，在其他示例性实施例中，同一掺杂阱中掺杂部的相对位置关系还可以有其他设置方式。
81.本示例性实施例还提供一种芯片，该芯片可以包括上述的静电保护结电路。如图15所示，为本公芯片一种示例性实施例中的结构示意图。所述芯片包括高电平电源端vdd、低电平电源端vss、信号传输端i/o、内部电路7，该芯片还可以包括图1、2、3、4所示的任一项静电保护电路。如图15所示，该芯片可以包括三个静电保护电路81、82、83，其中，静电保护电路81的第一信号端v1可以连接信号传输端i/o，静电保护电路81的第二信号端v2可以连接高电平电源端vdd。静电保护电路82的第一信号端v1可以连接低电平电源端vss，静电保护电路82的第二信号端v2可以连接信号传输端i/o。静电保护电路83的第一信号端v1可以连接低电平电源端vss，静电保护电路83的第二信号端v2可以连接高电平电源端vdd。如图
16所示，为本公芯片另一种示例性实施例中的结构示意图，该芯片可以包括高电平电源端vdd、低电平电源端vss、信号传输端i/o、内部电路7，以及图5所示的静电保护电路8。其中，静电保护电路8的第一信号端v1可以连接高电平电源端vdd，第二信号端v2可以连接信号传输端i/o，第三信号端v3可以连接低电平电源端vss。该芯片可以为存储芯片等任意芯片，信号传输端可以为信号输入端或信号输出端。
82.本示例性实施例还提供一种芯片，该芯片包括上述的静电保护结构。该芯片同样可以包括高电平电源端vdd、低电平电源端vss、信号传输端i/o、内部电路7。该芯片中的信号端与静电保护结构的连接方式可以与上述芯片中信号端与静电保护电路的连接方式相同。
83.本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
84.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。